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[學習要求] 掌握VHDL硬件描述語言的基本語法和源文件的結(jié)構(gòu)，學會用VHDL硬件描述語言設(shè)計典型數(shù)字邏輯電路。
[重點與難點]
重點：VHDL語言的程序結(jié)構(gòu)；VHDL語言的數(shù)據(jù)類型及數(shù)據(jù)對象。
難點：VHDL的數(shù)據(jù)對象中的變量和信號的區(qū)別。
[理論內(nèi)容]
一、VHDL的程序結(jié)構(gòu)
圖1 VHDL的程序結(jié)構(gòu)圖
圖1中是VHDL的全部結(jié)構(gòu)，但實際上并不需要全部的結(jié)構(gòu)，就像在許多設(shè)計項目中，大部分工程師只用到VHDL其中的30%的語法。通常圖2的結(jié)構(gòu)才是基本和必需的。
由于VHDL已是IEEE規(guī)定的標準，所以只是CPLD、FPGA等芯片公司，它們都會提供這個標準的定義庫（Library IEEE），而且由于這里面寫了許多的定義和參數(shù)，初學者一時之間也不容易全部了解，所以全部寫上以減輕負擔，后面的章節(jié)的程序默認也這么寫。
程序如： USE IEEE.STD_LOGIC_1164.ALL; 代表本程序引用IEEE標準定義庫的STD_LOGIC_1164全部定義。
VHDL語言編寫是屬于自由格式，所以在一個完整命令敘述寫完時，必須為它加上“；”，作為前后命令的分界，如上述的Use定義命令。程序的注釋采用“--”
[重點與難點]
重點：VHDL語言的程序結(jié)構(gòu)；VHDL語言的數(shù)據(jù)類型及數(shù)據(jù)對象。
難點：VHDL的數(shù)據(jù)對象中的變量和信號的區(qū)別。
[理論內(nèi)容]
一、VHDL的程序結(jié)構(gòu)
圖1 VHDL的程序結(jié)構(gòu)圖
圖1中是VHDL的全部結(jié)構(gòu)，但實際上并不需要全部的結(jié)構(gòu)，就像在許多設(shè)計項目中，大部分工程師只用到VHDL其中的30%的語法。通常圖2的結(jié)構(gòu)才是基本和必需的。
由于VHDL已是IEEE規(guī)定的標準，所以只是CPLD、FPGA等芯片公司，它們都會提供這個標準的定義庫（Library IEEE），而且由于這里面寫了許多的定義和參數(shù)，初學者一時之間也不容易全部了解，所以全部寫上以減輕負擔，后面的章節(jié)的程序默認也這么寫。
程序如： USE IEEE.STD_LOGIC_1164.ALL; 代表本程序引用IEEE標準定義庫的STD_LOGIC_1164全部定義。
VHDL語言編寫是屬于自由格式，所以在一個完整命令敘述寫完時，必須為它加上“；”，作為前后命令的分界，如上述的Use定義命令。程序的注釋采用“--”
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