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本文檔的主要內(nèi)容詳細介紹的是VHDL的硬件描述語言基礎(chǔ)詳細資料說明包括了：簡介，基本結(jié)構(gòu)，基本數(shù)據(jù)類型，設(shè)計組合電路，設(shè)計時序電路，設(shè)計狀態(tài)機，大規(guī)模電路的層次化設(shè)計，F(xiàn)unction and Procedure
傳統(tǒng)數(shù)字電路設(shè)計方法不適合設(shè)計大規(guī)模的系統(tǒng)。工程師不容易理解原理圖設(shè)計的功能。
眾多軟件公司開發(fā)研制了具有自己特色的電路硬件描述語言（ Hardware DescriptionLanguage，HDL），存在著很大的差異，工程師一旦選用某種硬件描述語言作為輸入工具，就被束縛在這個硬件設(shè)計環(huán)境之中。因此，硬件設(shè)計工程師需要一種強大的、標準化的硬件描述語言，作為可相互交流的設(shè)計環(huán)境。
用于設(shè)計復雜的、多層次的設(shè)計。支持設(shè)計庫和設(shè)計的重復使用
與硬件獨立，一個設(shè)計可用于不同的硬件結(jié)構(gòu)，而且設(shè)計時不必了解過多的硬件細節(jié)。
有豐富的軟件支持VHDL的綜合和仿真，從而能在設(shè)計階段就能發(fā)現(xiàn)設(shè)計中的Bug，縮短設(shè)計時間，降低成本。
更方便地向ASIC過渡
VHDL有良好的可讀性，容易理解。
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