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電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>Verilog HDL基礎(chǔ)知識

Verilog HDL基礎(chǔ)知識

2009-05-31 | rar | 322 | 次下載 | 5積分

資料介紹

Verilog HDL基礎(chǔ)知識:硬件描述語言是硬件設(shè)計人員和電子設(shè)計自動化工具之間的界面。其主要目的是用來編寫設(shè)計文件,建立電子系統(tǒng)行為級的仿真模型即利用計算機(jī)的巨大能力對用或建模的復(fù)雜數(shù)字邏輯進(jìn)行仿真然后再自動綜合以生成符合要求且在電路結(jié)構(gòu)上可以實現(xiàn)的數(shù)字邏輯網(wǎng)表,根據(jù)網(wǎng)表和某種工藝的器件自動生成具體電路,然后生成該工藝條件下這種具體電路的延時模型。仿真驗證無誤后,用于制造ASIC芯片或?qū)懭隕PLD和FPGA器件中。
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