本文主要介紹了Verilog HDL 語言的一些基本知識，目的是使初學者能夠迅速掌握HDL 設計方法，初步了解并掌握Verilog HDL語言的基本要素，能夠讀懂簡單的設計代碼并能夠進行一些簡單設計的Verilog HDL建模。

　　當前業界的硬件描述語言中主要有VHDL 和Verilog HDL。公司根據本身ASIC設計現有的特點、現狀，主推Verilog HDL 語言，逐漸淡化VHDL語言，從而統一公司的ASIC/FPGA設計平臺，簡化流程。

　　系列教材完成得較匆忙，本身尚有許多不完善的地方，同時，可能還需要其他知識方面的培訓但沒有形成培訓教材，希望大家在培訓過程中，多提寶貴意見，以便我們對它進行修改和完善

　　當前的數字電路設計從層次上分可分成以下幾個層次：

　　1. 算法級設計：利用高級語言如C語言及其他一些系統分析工具（如MATLAB）對設計從系統的算法級方式進行描述。算法級不需要包含時序信息。

　　2. RTL級設計：用數據流在寄存器間傳輸的模式來對設計進行描述。

　　3. 門級：用邏輯級的與、或、非門等門級之間的連接對設計進行描述。

　　4. 開關級：用晶體管和寄存器及他們之間的連線關系來對設計進行描述。算法級是高級的建模，一般對特大型設計或有較復雜的算法時使用，特別是通訊方面的一些系統，通過算法級的建模來保證設計的系統性能。在算法級通過后，再把算法級用RTL級進行描述。門級一般對小型設計可適合。開關級一般是在版圖級進行。

　　在傳統的設計方法中，當設計工程師設計一個新的硬件、一個新的數字電路或一個數字邏輯系統時，他或許在CAE 工作站上做設計，為了能在CAE工作站做設計，設計者必須為設計畫一張線路圖，通常地，線路圖是由表示信號的線和表示基本設計單元的符號連在一起組成線路圖，符號取自設計者用于構造線路圖的零件庫。若設計者是用標準邏輯器件（如74系列等）做板極設計線路圖，那么在線路圖中，符號取自標準邏輯零件符號庫；若設計是進行ASIC設計，則這些符號取自ASIC庫的可用的專用宏單元。這就是傳統的原理圖設計方法。

　　對線路圖的邏輯優化，設計者或許利用一些EDA工具或者人工地進行邏輯的布爾函數邏輯優化。為了能夠對設計進行驗證，設計者必須通過搭個硬件平臺（如電路板），對設計進行驗證。

　　隨著電子設計技術的飛速發展，設計的集成度、復雜度越來越高，傳統的設計方法已滿足不了設計的要求，因此要求能夠借助當今先進的EDA工具，使用一種描述語言，對數字電路和數字邏輯系統能夠進行形式化的描述，這就是硬件描述語言。

　　硬件描述語言HDL（Hardware Description Language ）是一種用形式化方法來描述數字電路和數字邏輯系統的語言。數字邏輯電路設計者可利用這種語言來描述自己的設計思想，然后利用 EDA工具進行仿真，再自動綜合到門級電路，最后用ASIC或FPGA實現其功能。舉個例子，在傳統的設計方法中，對2輸入的與門，我們可能需到標準器件庫中調個74系列的器件出來，但在硬件描述語言中，“& ”就是一個與門的形式描述，“C = A & B”就是一個2輸入與門的描述。而“and ”就是一個與門器件。

　　硬件描述語言發展至今已有二十多年歷史，當今業界的標準中（IEEE標準）主要有VHDL和 Verilog HDL 這兩種硬件描述語言。

　　設計方法學

　　當前的ASIC設計有多種設計方法，但一般地采用自頂向下的設計方法。

　　隨著技術的發展，一個芯片上往往集成了幾十萬到幾百萬個器件，傳統的自底向上的設計方法已不太現實。因此，一個設計往往從系統級設計開始，把系統劃分成幾個大的基本的功能模塊，每個功能模塊再按一定的規則分成下一個層次的基本單元，如此一直劃分下去。自頂向下的設計方法可用下面的樹狀結構表示：

　　通過自頂向下的設計方法，可實現設計的結構化，使一個復雜的系統設計可由多個設計者分工合作；還可以實現層次化的管理。