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介紹了一種基于FPGA 的高速單神經元自適應PID 智能控制器的設計方法。首先對
單神經元PID 控制的原理和設計中使用的算法進行分析，然后，對控制器進行VHDL 分層設計，設計模塊主要包括權值修改模塊、誤差計算模塊、權值產生模塊和輸出模塊。在設計中主要對乘法模塊和加法模塊進行介紹，并對各個模塊進行了優化的處理。仿真結果表明該方案是可行性，而且本文的設計利用的硬件資源少，也有很快的運行速度。同時改善了傳統PID 控制器的控制性能。
在多種傳統的控制理論中，PID 控制算法得到較為廣泛的應用。其控制效果好，且具有
一定的魯棒性，但是參數不能在線調整，只能針對某種既定的模型加以調節，對于一些參數時變、模型不確定的系統，控制效果就不甚理想。而神經網絡具有自學習、自組織、聯想記憶和并行計算等功能，受到控制界的關注，被廣泛的應用于自動控制系統中[1]。因此，很多學者將神經網絡與PID 的結合在一起進行控制，但主要是通過軟件的方法進行仿真實驗。
因此這種方法容易產生誤差，而且運行的速度很慢不能夠很好的進行實時的現場控制。而FPGA 作為一種新型的硬件平臺，具有運行速度快，容易修改，結構靈活等特點。用FPGA進行設計單神經元網路，可以靈活的實現各種算術運算和學習規則。
在用 VHDL 語言[2]設計單神經元網路的加法運算時采用超前進位的方法，這種方法有很
快的運行速度。而在設計乘法運算時由于組合邏輯乘法器速度快，但占用的資源多，而時序邏輯乘法器占用資源少，但速度慢，因此本文采用一種折衷的方法進行設計，仿真實驗結果表明，該方法使系統的運行速度的到了很大的提高并且占用的資源相對也比較少。在實際的控制中有很好的借鑒意義。
單神經元PID 控制的原理和設計中使用的算法進行分析，然后，對控制器進行VHDL 分層設計，設計模塊主要包括權值修改模塊、誤差計算模塊、權值產生模塊和輸出模塊。在設計中主要對乘法模塊和加法模塊進行介紹，并對各個模塊進行了優化的處理。仿真結果表明該方案是可行性，而且本文的設計利用的硬件資源少，也有很快的運行速度。同時改善了傳統PID 控制器的控制性能。
在多種傳統的控制理論中，PID 控制算法得到較為廣泛的應用。其控制效果好，且具有
一定的魯棒性，但是參數不能在線調整，只能針對某種既定的模型加以調節，對于一些參數時變、模型不確定的系統，控制效果就不甚理想。而神經網絡具有自學習、自組織、聯想記憶和并行計算等功能，受到控制界的關注，被廣泛的應用于自動控制系統中[1]。因此，很多學者將神經網絡與PID 的結合在一起進行控制，但主要是通過軟件的方法進行仿真實驗。
因此這種方法容易產生誤差，而且運行的速度很慢不能夠很好的進行實時的現場控制。而FPGA 作為一種新型的硬件平臺，具有運行速度快，容易修改，結構靈活等特點。用FPGA進行設計單神經元網路，可以靈活的實現各種算術運算和學習規則。
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