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本文討論了一種可在FPGA 上實現(xiàn)的FFT 結(jié)構(gòu)。該結(jié)構(gòu)采用基于流水線結(jié)構(gòu)和快速并行乘法器的蝶形處理器。乘法器采用改進的Booth 算法，簡化了部分積符號擴展，使用Wallace 樹結(jié)構(gòu)和4-2 壓縮器對部分積歸約。以8 點復(fù)點FFT 為實例設(shè)計相應(yīng)的控制電路。使用VHDL 語言完成設(shè)計，并綜合到FPGA 中。從綜合的結(jié)果看該結(jié)構(gòu)可在XC4025E-2 上以52MHz 的時鐘高速運行。在此基礎(chǔ)上易于擴展為大點數(shù)FFT 運算結(jié)構(gòu)。
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