FPGA設(shè)計的指導(dǎo)原則:這里“面積”指一個設(shè)計消耗FPGA/CPLD 的邏輯資源的數(shù)量，對于FPGA 可以用所消耗的觸發(fā)器（FF）和查找表（LUT）來衡量，更一般的衡量方式可以用設(shè)計所占用的等價邏輯門數(shù)。“速度”指設(shè)計在芯片上穩(wěn)定運行，所能夠達到的最高頻率，這個頻率由設(shè)計的時序狀況決定，和設(shè)計滿足的時鐘周期，PAD to PAD Time，Clock Setup Time，Clock Hold Time，Clock-to-Output Delay 等眾多時序特征量密切相關(guān)。面積（area）和速度（speed）這兩個指標貫穿著FPGA/CPLD設(shè)計的始終，是設(shè)計質(zhì)量的評價的終極標準。這里我們就討論一下關(guān)于面積和速度的兩個最基本的概念：面積與速度的平衡和面積與速度的互換。面積和速度是一對對立統(tǒng)一的矛盾體。要求一個同時具備設(shè)計面積最小，運行頻率最高是不現(xiàn)實的。更科學(xué)的設(shè)計目標應(yīng)該是在滿足設(shè)計時序要求（包含對設(shè)計頻率的要求）的前提下，占用最小的芯片面積。或者在所規(guī)定的面積下，使設(shè)計的時序余量更大，頻率跑得更高。這兩種目標充分體現(xiàn)了面積和速度的平衡的思想。關(guān)于面積和速度的要求，我們不應(yīng)該簡單的理解為工程師水平的提高和設(shè)計完美性的追求，而應(yīng)該認識到它們是和我們產(chǎn)品的質(zhì)量和成本直接相關(guān)的。如果設(shè)計的時序余量比較大，跑的頻率比較高，意味著設(shè)計的健壯性更強，整個系統(tǒng)的質(zhì)量更有保證；另一方面，設(shè)計所消耗的面積更小，則意味著在單位芯片上實現(xiàn)的功能模塊更多，需要的芯片數(shù)量更少，整個系統(tǒng)的成本也隨之大幅度削減。