《Altera FPGA/CPLD設(shè)計(jì)(高級(jí)篇)》結(jié)合作者多年工作經(jīng)驗(yàn)，深入地討論了Altera FPGA/CPLD的設(shè)計(jì)、優(yōu)化技巧。在討論FPGA/CPLD設(shè)計(jì)指導(dǎo)原則的基礎(chǔ)上，介紹了Altera器件的高級(jí)應(yīng)用；引領(lǐng)讀者學(xué)習(xí)邏輯鎖定設(shè)計(jì)工具，詳細(xì)討論了時(shí)序約束與靜態(tài)時(shí)序分析方法；結(jié)合實(shí)例討論如何進(jìn)行設(shè)計(jì)優(yōu)化，介紹了Altera的可編程器件的高級(jí)設(shè)計(jì)工具與系統(tǒng)級(jí)設(shè)計(jì)技巧。《Altera FPGA/CPLD設(shè)計(jì)(高級(jí)篇)》附帶兩張光盤：光盤1中收錄了Altera Quartus II Web版軟件，讀者可以安裝使用；光盤2中收錄了《Altera FPGA/CPLD設(shè)計(jì)(高級(jí)篇)》所有實(shí)例的完整工程、源代碼、詳細(xì)操作步驟和使用說明文件，便于讀者邊學(xué)邊練，提高實(shí)際應(yīng)用能力。《Altera FPGA/CPLD設(shè)計(jì)(高級(jí)篇)》可作為高等院校通信工程、電子工程、計(jì)算機(jī)、微電子與半導(dǎo)體等專業(yè)的教材，也可作為硬件工程師和IC工程師的實(shí)用工具書。
Altera FPGA/CPLD設(shè)計(jì)(高級(jí)篇) 目錄
 
第1章 可編程邏輯設(shè)計(jì)指導(dǎo)原則 1
1.1 可編程邏輯基本設(shè)計(jì)原則 1
1.1.1 面積和速度的平衡與互換原則 1
1.1.2 硬件原則 11
1.1.3 系統(tǒng)原則 13
1.1.4 同步設(shè)計(jì)原則 17
1.2 可編程邏輯常用設(shè)計(jì)思想與技巧 19
1.2.1 乒乓操作 19
1.2.2 串并轉(zhuǎn)換 21
1.2.3 流水線操作 22
1.2.4 異步時(shí)鐘域數(shù)據(jù)同步 23
1.3 Altera推薦的Coding Style 27
1.3.1 Coding Style的含義 27
1.3.2 結(jié)構(gòu)層次化編碼（Hierarchical Coding） 27
1.3.3 模塊劃分的技巧（Design Partitioning） 29
1.3.4 組合邏輯的注意事項(xiàng) 30
1.3.5 時(shí)鐘設(shè)計(jì)的注意事項(xiàng) 33
1.3.6 全局異步復(fù)位資源 39
1.3.7 判斷比較語句case和if...else的優(yōu)先級(jí) 39
1.3.8 使用Pipelining技術(shù)優(yōu)化時(shí)序 40
1.3.9 模塊復(fù)用與Resource Sharing 40
1.3.10 邏輯復(fù)制 42
1.3.11 香農(nóng)擴(kuò)展運(yùn)算 44
1.3.12 信號(hào)敏感表 46
1.3.13 狀態(tài)機(jī)設(shè)計(jì)的一般原則 47
1.3.14 Altera Megafunction資源的使用 49
1.3.15 三態(tài)信號(hào)的設(shè)計(jì) 49
1.3.16 加法樹的設(shè)計(jì) 50
1.4 小結(jié) 52
1.5 問題與思考 52
第2章 Altera器件高級(jí)特性與應(yīng)用 53
2.1 時(shí)鐘管理 53
2.1.1 時(shí)序問題 53
2.1.2 鎖相環(huán)應(yīng)用 60
2.2 片內(nèi)存儲(chǔ)器 69
2.2.1 RAM的普通用法 69
2.2.2 RAM用做移位寄存器 73
2.2.3 RAM實(shí)現(xiàn)固定系數(shù)乘法 74
2.3 數(shù)字信號(hào)處理 75
2.3.1 DSP塊資源 75
2.3.2 工具支持 79
2.3.3 典型應(yīng)用 79
2.4 片外高速存儲(chǔ)器 80
2.4.1 存儲(chǔ)器簡(jiǎn)介 80
2.4.2 ZBT SRAM接口設(shè)計(jì) 83
2.4.3 DDR SDRAM接口設(shè)計(jì) 85
2.4.4 QDR SRAM接口設(shè)計(jì) 99
2.4.5 DDR2、QDR II和RLDRAM II 100
2.4.6 軟件支持和應(yīng)用實(shí)例 100
2.5 高速差分接口和DPA 102
2.5.1 高速差分接口的需求 102
2.5.2 器件的專用資源 102
2.5.3 動(dòng)態(tài)相位調(diào)整電路（DPA） 109
2.5.4 軟件支持和應(yīng)用實(shí)例 112
2.6 高速串行收發(fā)器 115
2.7 小結(jié) 117
2.8 問題與思考 117
第3章 LogicLock設(shè)計(jì)方法 119
3.1 LogicLock設(shè)計(jì)方法簡(jiǎn)介 119
3.1.1 LogicLock設(shè)計(jì)方法的目標(biāo) 120
3.1.2 LogicLock設(shè)計(jì)流程 122
3.1.3 LogicLock設(shè)計(jì)方法支持的器件族 122
3.2 LogicLock區(qū)域 122
3.2.1 Region的類型與常用屬性值 123
3.2.2 Region的創(chuàng)建方法 124
3.2.3 Region的層次結(jié)構(gòu) 129
3.2.4 指定Region的邏輯內(nèi)容 130
3.3 LogicLock的約束注意事項(xiàng) 132
3.3.1 約束優(yōu)先級(jí) 132
3.3.2 規(guī)劃LogicLock區(qū)域 133
3.3.3 向LogicLock區(qū)域中布置器件特性 133
3.3.4 虛擬引腳（Virtual Pins） 134
3.4 反標(biāo)注布線信息 135
3.4.1 導(dǎo)出反標(biāo)注布線信息 136
3.4.2 導(dǎo)入反標(biāo)注布線信息 138
3.5 LogicLock設(shè)計(jì)方法支持的Tcl Scripts 138
3.6 Quartus II基于模塊化的設(shè)計(jì)流程 139
3.7 小結(jié) 149
3.8 問題與思考 149
第4章 時(shí)序約束與時(shí)序分析 151
4.1 時(shí)序約束與時(shí)序分析基礎(chǔ) 151
4.1.1 周期與最高頻率 152
4.1.2 利用Quartus II工具分析設(shè)計(jì) 154
4.1.3 時(shí)鐘建立時(shí)間 157
4.1.4 時(shí)鐘保持時(shí)間 158
4.1.5 時(shí)鐘輸出延時(shí) 158
4.1.6 引腳到引腳的延遲 159
4.1.7 Slack 159
4.1.8 時(shí)鐘偏斜 160
4.1.9 Quartus II 時(shí)序分析工具和優(yōu)化向?qū)?160
4.2 設(shè)置時(shí)序約束的常用方法 161
4.2.1 指定全局時(shí)序約束 162
4.2.2 指定個(gè)別時(shí)鐘約束 166
4.3 高級(jí)時(shí)序分析 174
4.3.1 時(shí)鐘偏斜 174
4.3.2 多時(shí)鐘域 176
4.3.3 多周期約束 176
4.3.4 偽路徑 183
4.3.5 修正保持時(shí)間違例 185
4.3.6 異步時(shí)鐘域時(shí)序分析 186
4.4 最小化時(shí)序分析 187
4.5 使用Tcl工具進(jìn)行高級(jí)時(shí)序分析 188
4.6 小結(jié) 189
4.7 問題與思考 189
第5章 設(shè)計(jì)優(yōu)化 191
5.1 解讀設(shè)計(jì) 191
5.1.1 內(nèi)部時(shí)鐘域 192
5.1.2 多周期路徑和偽路徑 193
5.1.3 I/O接口的時(shí)序要求 194
5.1.4 平衡資源的使用 194
5.2 設(shè)計(jì)優(yōu)化的基本流程和首次編譯 195
5.2.1 設(shè)計(jì)優(yōu)化基本流程 195
5.2.2 首次編譯的約束和設(shè)置 196
5.2.3 查看編譯報(bào)告 198
5.3 資源利用優(yōu)化 200
5.3.1 設(shè)計(jì)代碼優(yōu)化 201
5.3.2 資源重新分配 201
5.3.3 解決互連資源緊張的問題 203
5.3.4 邏輯綜合面積優(yōu)化 203
5.3.5 網(wǎng)表面積優(yōu)化 207
5.3.6 寄存器打包 209
5.3.7 Quartus II中的資源優(yōu)化顧問 211
5.4 I/O時(shí)序優(yōu)化 211
5.4.1 執(zhí)行時(shí)序驅(qū)動(dòng)的編譯 211
5.4.2 使用IOE中的觸發(fā)器 212
5.4.3 可編程輸入輸出延時(shí) 215
5.4.4 使用鎖相環(huán)對(duì)時(shí)鐘移相 217
5.4.5 其他I/O時(shí)序優(yōu)化方法 218
5.5 最高時(shí)鐘頻率優(yōu)化 219
5.5.1 設(shè)計(jì)代碼優(yōu)化 219
5.5.2 邏輯綜合速度優(yōu)化 225
5.5.3 布局布線器設(shè)置 227
5.5.4 網(wǎng)表優(yōu)化和物理綜合 228
5.5.5 使用LogicLock對(duì)局部進(jìn)行優(yōu)化 233
5.5.6 位置約束、手動(dòng)布局和反標(biāo)注 234
5.5.7 Quartus II中的時(shí)序優(yōu)化顧問 235
5.6 使用DSE工具優(yōu)化設(shè)計(jì) 236
5.6.1 為什么需要DSE 236
5.6.2 什么是DSE，如何使用 236
5.7 如何減少編譯時(shí)間 238
5.8 設(shè)計(jì)優(yōu)化實(shí)例 239
5.9 小結(jié) 242
5.10 問題與思考 243
第6章 Altera其他高級(jí)工具 245
6.1 命令行與Tcl腳本 245
6.1.1 命令行腳本 246
6.1.2 Tcl腳本 250
6.1.3 使用命令行和Tcl腳本 254
6.2 HardCopy流程 255
6.2.1 結(jié)構(gòu)化ASIC 255
6.2.2 HardCopy器件 258
6.2.3 HardCopy設(shè)計(jì)流程 260
6.3 基于Nios II處理器的嵌入式系統(tǒng)設(shè)計(jì) 263
6.3.1 Nios II處理器系統(tǒng) 263
6.3.2 Avalon交換結(jié)構(gòu) 266
6.3.3 使用SOPC Builder構(gòu)建系統(tǒng)硬件 269
6.3.4 Nios II IDE集成開發(fā)環(huán)境 272
6.3.5 Nios II系統(tǒng)典型應(yīng)用 278
6.4 DSP Builder工具 281
6.4.1 DSP Builder設(shè)計(jì)流程 281
6.4.2 與SOPC Builder一起構(gòu)建系統(tǒng) 284
6.5 小結(jié) 285
6.6 問題與思考 285
第7章 FPGA系統(tǒng)級(jí)設(shè)計(jì)技術(shù) 287
7.1 信號(hào)完整性及常用I/O電平標(biāo)準(zhǔn) 287
7.1.1 信號(hào)完整性 287
7.1.2 單端標(biāo)準(zhǔn) 292
7.1.3 差分標(biāo)準(zhǔn) 296
7.1.4 偽差分標(biāo)準(zhǔn) 299
7.1.5 片上終端電阻 299
7.2 電源完整性設(shè)計(jì) 300
7.2.1 電源完整性 300
7.2.2 同步翻轉(zhuǎn)噪聲 301
7.2.3 非理想回路 304
7.2.4 低阻抗電源分配系統(tǒng) 307
7.3 功耗分析和熱設(shè)計(jì) 311
7.3.1 功耗的挑戰(zhàn) 311
7.3.2 FPGA的功耗 311
7.3.3 熱設(shè)計(jì) 313
7.4 SERDES與高速系統(tǒng)設(shè)計(jì) 315
7.4.1 SERDES的基本概念 316
7.4.2 Altera Stratix GX和Stratix II中SERDES的基本結(jié)構(gòu) 319
7.4.3 典型高速系統(tǒng)應(yīng)用框圖舉例 324
7.4.4 高速PCB設(shè)計(jì)注意事項(xiàng) 329
7.5 小結(jié) 331
7.6 問題與思考 331