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可編程邏輯器件應用設計技巧百問
1. 么是.scf?
答：SCF文件是 MAXPLUSII 的仿真文件, 可以在 MP2 中新建.
2. 用 Altera_Cpld 作了一個186 (主 CPU)控制 sdram的控制接口, 發現問題：要使得 sdram讀寫正確, 必須把186(主CPU)的clk送給sdram, 而不能把clk經cpld的延時送給sdram. 兩者相差僅僅4ns. 而時序通過邏輯分析儀測試沒有問題. 此程序在xilinx器件上沒有問題. 這是怎么回事?
答：建議將所有控制和時鐘信號都從 PLD輸出, 因為 SDRAM 對時鐘偏移(clock skew)很敏感, 而 Altera 的器件 PLL 允許對時鐘頻率和相位都進行完全控制. 因此, 對于所有使用SDRAM 的設計, Altera 的器件 PLL 必須生成 SDRAM 時鐘信號.
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