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      電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>使用異步串口收發器解決收發兩端時鐘不同步的問題實驗免費下載

      使用異步串口收發器解決收發兩端時鐘不同步的問題實驗免費下載

      2019-08-08 | doc | 13.16 MB | 次下載 | 1積分

      資料介紹

      　　本項目的目的是設計異步串口收發器解決收、發兩端時鐘不同步的問題。異步通信是以一個字符為傳輸單位，通信中兩個字符間的時間間隔是不固定的，然而在同一個字符中的兩個相鄰位代碼間的時間間隔是固定的。串口通信是串口用于ASCII碼字符的傳輸。其中，最重要的參數是波特率、數據位、停止位和奇偶校驗。

      　　設計基于異步串口通信原理的發送機與接收機。采用了“自頂向下”和“模塊化”設計原理，先設計頂層原理，再分別設計分頻、發送、接收模塊。通過本次實驗，學習了Quartus軟件基本使用，Verilog HDL語言編寫、SignalTap Logic Analzyer使用，體會了FPGA的基本設計過程。

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