本文從FPGA器件結(jié)構(gòu)角度出發(fā) 以速度和面積為主題 描述在FPGA設(shè)計過程中應(yīng)當(dāng)注意的問題和可以采用的設(shè)計技巧

　　隨著HDL Hardware Description Language 硬件描述語言 語言 綜合工具及其它相關(guān)工具的推廣 使廣大設(shè)計工程師從以往煩瑣的畫原理圖 連線等工作解脫開來 能夠?qū)⒐ぷ髦匦霓D(zhuǎn)移到功能實現(xiàn)上 極大地提高了工作效率任何事務(wù)都是一分為二的 有利就有弊 我們發(fā)現(xiàn) 現(xiàn)在越來越多的工程師不關(guān)心自己的電路實現(xiàn)形式 以為 我只要將功能描述正確 其它事情交給工具就行了 在這種思想影響下 工程師在用HDL語言描述電路時 腦袋里沒有任何電路概念 或者非常模糊 也不清楚自己寫的代碼綜合出來之后是什么樣子 映射到芯片中又會是什么樣子 有沒有充分利用到 FPGA的一些特殊資源 遇到問題 立刻想到的是換速度更快 容量更大的FPGA器件 導(dǎo)致物料成本上升 更為要命的是 由于不了解器件結(jié)構(gòu) 更不了解與器件結(jié)構(gòu)緊密相關(guān)的設(shè)計技巧 過分依賴綜合等工具 工具不行 自己也就束手無策 導(dǎo)致問題遲遲不能解決 從而嚴(yán)重影響開發(fā)周期 導(dǎo)致開發(fā)成本急劇上升目前 我們的設(shè)計規(guī)模越來越龐大 動輒上百萬門 幾百萬門的電路屢見不鮮 同時 我們所采用的器件工藝越來越先進 已經(jīng)步入深亞微米時代 而在對待深亞微米的器件上 我們的設(shè)計方法將不可避免地發(fā)生變化 要更多地關(guān)注以前很少關(guān)注的線延時 我相信 ASIC設(shè)計以后也會如此 此時 如果我們不在設(shè)計方法 設(shè)計技巧上有所提高 是無法面對這些龐大的基于深亞微米技術(shù)的電路設(shè)計 而且 現(xiàn)在的競爭越來越激勵 從節(jié)約公司成本角度出發(fā)也要求我們盡可能在比較小的器件里完成比較多的功能本文從澄清一些錯誤認(rèn)識開始 從FPGA器件結(jié)構(gòu)出發(fā) 以速度 路徑延時大小 和面積資源占用率 為主題 描述在FPGA設(shè)計過程中應(yīng)當(dāng)注意的問題和可以采用的設(shè)計技巧本文對讀者的技能基本要求是 熟悉數(shù)字電路基本知識 如加法器 計數(shù)器 RAM等熟悉基本的同步電路設(shè)計方法 熟悉HDL語言 對FPGA的結(jié)構(gòu)有所了解 對FPGA設(shè)計流程比較了解

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