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建立時間和保持時間建立時間（ setup time）是指在觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間，如果建立時間不夠，數(shù)據(jù)將不能在這個時鐘上升沿被打入觸發(fā)器
保持時間（ hold time）是指在觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間，如果保持時間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。數(shù)據(jù)穩(wěn)定傳輸必須滿足建立和保持時間的要求
FPGA中的冒險現(xiàn)象
●信號在FGA器件內(nèi)部通過連線和邏輯單元時，都有一定的延時。
●信號的高低電平轉(zhuǎn)換也需要一定的過渡時間。
●由于存在這兩方面因素，多路信號的電平值發(fā)生變化時，在信號變化的瞬間，組合邏輯的輸出有先后順序，并不是同時變化，往往會出現(xiàn)些不正確的尖峰信號，這些尖峰信號稱為“毛刺”。如果一個組合邏輯電路中有“毛刺”出現(xiàn)，就說明該電路存在“冒險”。
●（與分立元件不同，由于PLD內(nèi)部不存在寄生電容電感，這些毛刺將被完整的保留并向下一級傳遞，因此毛刺現(xiàn)象在PLD、FPGA設(shè)計中尤為突出）
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