歷史上，可編程邏輯器件經(jīng)歷了從PROM （ Programmable Read Only Memory ）、PLA（Programmable Logic Array） 、PAL（Programmable Array Logic） 、可重復(fù)編程的GAL（Generic Array Logic ） ，到采用大規(guī)模集成電路技術(shù)的EPLD ，直至CPLD 和FPGA 的發(fā)展過程。

　　可編程邏輯器件大致的演變過程如下：

　?。?）20 世紀(jì)70 年代，熔絲編程的PROM 和PLA 器件是最早的可編程邏輯器件。

　?。?） 20 世紀(jì)70 年代末，對PLA 進(jìn)行了改進(jìn)， AMD 公司推出PAL 器件。

　　（3） 20 世紀(jì)80 年代初， Lattice 公司發(fā)明電可擦寫的、比PAL 使用更靈活的GAL 器件。

　?。?） 20 世紀(jì)80 年代中期， Xilinx 公司提出現(xiàn)場可編程概念， 同時生產(chǎn)出了世界上第一片F(xiàn)PGA 器件。同一時期， Altera 公司推出EPLD 器件，較GAL 器件有更高的集成度，可以用紫外線或電擦除。

　　（5） 20 世紀(jì)80 年代末， Lattice 公司又提出在系統(tǒng)可編程技術(shù)，并且推出了一系列具備在系統(tǒng)可編程能力的CPLD 器件，將可編程邏輯器件的性能和應(yīng)用技術(shù)推向了一個全新的高度。

　?。?） 進(jìn)入20 世紀(jì)90 年代后，可編程邏輯集成電路技術(shù)進(jìn)入飛速發(fā)展時期。器件的可用邏輯門數(shù)超過了百萬門，并出現(xiàn)了內(nèi)嵌復(fù)雜功能模塊（如加法器、乘法器、RAM 、CPU 核、DSP 核、PLL 等）的SOPC（System On a Programmable Chip ） 。

　　一、CPLD 的結(jié)構(gòu)與工作原理

　　基于乘積項的PLD 結(jié)構(gòu)（PRODUCT-TERM ）。在流行的CPLD 中，Altera 的MAX7000S系列器件具有一定典型性，在這里以此為例介紹CPLD 的結(jié)構(gòu)和工作原理。

　　MAX7000 系列器件包含32~256 個宏單元，其單個宏單元結(jié)構(gòu)如圖1。每16 個宏單元組成一個邏輯陣列塊（ LAB ）。每個宏單元含有一個可編程地“與”陣列和固定地“或”陣列，以及一個可配置寄存器， 每個宏單元共享擴(kuò)展乘積項和高速并聯(lián)擴(kuò)展乘積項， 它們可向每個宏單元提供多達(dá)32 個乘積項，以構(gòu)成復(fù)雜地邏輯函數(shù)。

　　如圖，宏單元左側(cè)是乘積項陣列，實際就是一個與或陣列，每一個交叉點都是一個可編程熔絲，如果導(dǎo)通就是實現(xiàn)“與”邏輯。后面的乘積項選擇矩陣是一個“或”陣列。兩者一起完成組合邏輯。圖右側(cè)是一個可編程D 觸發(fā)器，它的時鐘，清零輸入都可以編程選擇，可以使用專用的全局清零和全局時鐘，也可以使用內(nèi)部邏輯（乘積項陣列）產(chǎn)生的時鐘和清零。如果不需要觸發(fā)器，也可以將此觸發(fā)器旁路，信號直接輸給PIA 或輸出到I/O 腳。MAX7000 結(jié)構(gòu)中包含5 個主要部分，即邏輯陣列塊、宏單元、擴(kuò)展乘積項（共享和并聯(lián)）、可編程連線陣列和I/O 控制塊。