歷史上，可編程邏輯器件經歷了從PROM （ Programmable Read Only Memory ）、PLA（Programmable Logic Array） 、PAL（Programmable Array Logic） 、可重復編程的GAL（Generic Array Logic ） ，到采用大規模集成電路技術的EPLD ，直至CPLD 和FPGA 的發展過程。

　　可編程邏輯器件大致的演變過程如下：

　?。?）20 世紀70 年代，熔絲編程的PROM 和PLA 器件是最早的可編程邏輯器件。

　　（2） 20 世紀70 年代末，對PLA 進行了改進， AMD 公司推出PAL 器件。

　?。?） 20 世紀80 年代初， Lattice 公司發明電可擦寫的、比PAL 使用更靈活的GAL 器件。

　?。?） 20 世紀80 年代中期， Xilinx 公司提出現場可編程概念， 同時生產出了世界上第一片FPGA 器件。同一時期， Altera 公司推出EPLD 器件，較GAL 器件有更高的集成度，可以用紫外線或電擦除。

　?。?） 20 世紀80 年代末， Lattice 公司又提出在系統可編程技術，并且推出了一系列具備在系統可編程能力的CPLD 器件，將可編程邏輯器件的性能和應用技術推向了一個全新的高度。

　　（6） 進入20 世紀90 年代后，可編程邏輯集成電路技術進入飛速發展時期。器件的可用邏輯門數超過了百萬門，并出現了內嵌復雜功能模塊（如加法器、乘法器、RAM 、CPU 核、DSP 核、PLL 等）的SOPC（System On a Programmable Chip ） 。

　　一、CPLD 的結構與工作原理

　　基于乘積項的PLD 結構（PRODUCT-TERM ）。在流行的CPLD 中，Altera 的MAX7000S系列器件具有一定典型性，在這里以此為例介紹CPLD 的結構和工作原理。

　　MAX7000 系列器件包含32~256 個宏單元，其單個宏單元結構如圖1。每16 個宏單元組成一個邏輯陣列塊（ LAB ）。每個宏單元含有一個可編程地“與”陣列和固定地“或”陣列，以及一個可配置寄存器， 每個宏單元共享擴展乘積項和高速并聯擴展乘積項， 它們可向每個宏單元提供多達32 個乘積項，以構成復雜地邏輯函數。

　　如圖，宏單元左側是乘積項陣列，實際就是一個與或陣列，每一個交叉點都是一個可編程熔絲，如果導通就是實現“與”邏輯。后面的乘積項選擇矩陣是一個“或”陣列。兩者一起完成組合邏輯。圖右側是一個可編程D 觸發器，它的時鐘，清零輸入都可以編程選擇，可以使用專用的全局清零和全局時鐘，也可以使用內部邏輯（乘積項陣列）產生的時鐘和清零。如果不需要觸發器，也可以將此觸發器旁路，信號直接輸給PIA 或輸出到I/O 腳。MAX7000 結構中包含5 個主要部分，即邏輯陣列塊、宏單元、擴展乘積項（共享和并聯）、可編程連線陣列和I/O 控制塊。