在本輔導(dǎo)教材中，將重點(diǎn)講解如何將一個(gè)設(shè)計(jì)項(xiàng)目物理地實(shí)現(xiàn)于FPGA 芯片中。我們將展示如何用手工的方法選擇器件封裝的引腳，并且把這些引腳用做電路的輸入和輸出信號(hào)，此外還將描述如何使用Quartus II 編程器模塊把編譯完的電路傳送到所選擇的FPGA芯片中。

　　D.1 分配引腳

　　在附錄C的例子中，器件的引腳是由編譯器自動(dòng)分配給輸入和輸出信號(hào)的。在某些場(chǎng)合，設(shè)計(jì)者需要用手工將某個(gè)引腳分配給電路的某個(gè)信號(hào)。例如，包含F(xiàn)PGA芯片的電路板也許需要將來(lái)自于該FPGA芯片的某些引腳用硬線(xiàn)連接到其他元件， 諸如開(kāi)關(guān)或者發(fā)光二極管（LED ）等。為了利用這些硬線(xiàn)的連接點(diǎn)，設(shè)計(jì)者必須具有將器件的某幾個(gè)引腳分配給設(shè)計(jì)的某幾個(gè)信號(hào)使用的能力。

　　為了用手工分配引腳，有必要指定所選用的芯片類(lèi)型。在C.1.1 節(jié)我們已經(jīng)做過(guò)這件事，當(dāng)時(shí)曾選用EP2C35F672C6 FPGA 芯片來(lái)實(shí)現(xiàn)邏輯電路，如圖C-2 所示。再次打開(kāi)名為example_verilog 的項(xiàng)目。

　　在C.1.4節(jié)，我們?cè)?jīng)用芯片布局器（ Chip Planner ）來(lái)檢查項(xiàng)目example_verilog 編譯后生成的電路。正如圖C-6 和圖C-7所示的那樣，該芯片布局器展示了FPGA的輸入/輸出單元，通常將這些排列在芯片四周的單元稱(chēng)為引腳墊（pad）。為了看清楚這些引腳墊是如何對(duì)應(yīng)于FPGA芯片封裝的引腳的，可以使用引腳布局工具（ Pin Planner tool ）。選擇Assignments》PinPlanner ，打開(kāi)如圖D-1 所示的窗口。為了使顯示的窗口與給出的圖一致，可能需要將觀(guān)察（View ）菜單下的某些設(shè)置項(xiàng)啟動(dòng)或者關(guān)閉。圖D-1中啟動(dòng)的設(shè)置項(xiàng)為： View》Show》PackageTop、View》Show》Show Fitter Placements 和View》All Pins List 。

　　圖D-1 上部的圖像表示從型號(hào)為EP2C35F672C6 的芯片上部往下看去所看到的芯片封裝。雖然在這個(gè)窗口中有許多信息可以利用，但只是為了分配引腳的目的，沒(méi)有必要考察細(xì)節(jié)。引腳的位置用行和列標(biāo)記，行用字母標(biāo)記，而列用數(shù)字標(biāo)記。例如，最上面一行第5列的引腳稱(chēng)為引腳A5 ，最下面一行第5列的引腳稱(chēng)為AF5 。用于編譯生成電路的引腳以顏色區(qū)分。在引腳的符號(hào)上移動(dòng)鼠標(biāo)，從打開(kāi)的提示框可以看到分配給該引腳的信號(hào)名（若提示工具沒(méi)有啟動(dòng)，則選擇Tools》Options ，然后將Tooltip 設(shè)置項(xiàng)修改為Pin Planner （引腳布局） ）。描述不同引腳符號(hào)的圖例可以通過(guò)選擇View》Pin Legend Window 打開(kāi)。

　　對(duì)本輔導(dǎo)教材而言，假設(shè)由項(xiàng)目example_verilog 生成的電路將在DE2教學(xué)開(kāi)發(fā)板上實(shí)現(xiàn)，這是一塊基于Altera 公司FPGA芯片的線(xiàn)路板。DE2教學(xué)開(kāi)發(fā)板如圖D-2所示。這塊功能強(qiáng)大的開(kāi)發(fā)板具有許多功能，我們的簡(jiǎn)單設(shè)計(jì)將只使用該線(xiàn)路板底邊的幾個(gè)開(kāi)關(guān)和發(fā)光二極管。電路的輸入x1、x2和x3將分配給名為SW［0］ 、SW［1］ 和SW［2］ 的三個(gè)觸發(fā)器（乒乓開(kāi)關(guān)） ，這三個(gè)開(kāi)關(guān)分別連接到FPGA的引腳N25、N26 和P25。電路的輸出f連接到引腳AE22 ，它將被連接到綠色的發(fā)光二極管LEDG［0］ 。