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傳統的輸入DDR解決方案或OPPOSITE_EDGE模式是通過ILOGIC模塊中的單個輸入實現的。 數據在時鐘的上升沿通過輸出Q1提供給FPGA邏輯，在時鐘的下降沿通過輸出Q2提供給FPGA邏輯。 該結構類似于Virtex-6 FPGA實現。 圖1 顯示了使用OPPOSITE_EDGE模式的輸入DDR的時序圖。
SAME_EDGE Mode
在SAME_EDGE模式下，數據在同一時鐘邊沿上呈現給FPGA邏輯。 該結構類似于Virtex-6 FPGA實現。
圖2顯示了使用SAME_EDGE模式的輸入DDR的時序圖。 在時序圖中，輸出對Q1和Q2不再是（0）和（1）。 相反，第一對呈現的是Q1（0）和Q2（不關心），然后是下一個時鐘周期的對（1）和（2）。
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