FPGA可以調(diào)用分布式RAM和塊RAM兩種RAM，當我們編寫verilog代碼的時候如果合理的編寫就可以使我們想要的RAM被綜合成BRAM（Block RAM）或者DRAM（Distributed RAM），其中BRAM是block ram，是存在FPGA中的大容量的RAM，DRAM是FPGA中有LUT（look-up table 查找表）組成的。當使用的容量較小會綜合成DRAM，容量大的時候綜合成BRAM。

以Xilinx的開發(fā)平臺為例，在定義數(shù)組變量的時候在前面加上一段原語，定義成如下類型，工具會綜合成塊RAM

（* RAM_STYLE=“{AUTO | BLOCK | BLOCK_POWER1 | BLOCK_POWER2}” *）

reg ［RAM_WIDTH-1:0］ 《ram_name》 ［（2**RAM_ADDR_BITS）-1:0］;

在定義數(shù)組變量的時候在前面加上一段原語，定義成如下類型，工具會綜合成分布式RAM

（* RAM_STYLE=“{AUTO | DISTRIBUTED | PIPE_DISTRIBUTED}” *）

reg ［RAM_WIDTH-1:0］ 《ram_name》 ［（2**RAM_ADDR_BITS）-1:0］;

如果沒有這些語句工具會自動根據(jù)你定義的大小綜合成塊RAM或者分布式RAM

Xilinx的ISE平臺的language templates中都有這些的模板。

詳細介紹BRAM和DRAM的博客：https://blog.csdn.net/lizf477/article/details/49724465

區(qū)別之1

bram 的輸出需要時鐘，dram在給出地址后既可輸出數(shù)據(jù)。

區(qū)別之2

dram使用更靈活方便些

區(qū)別之3

bram有較大的存儲空間，dram浪費LUT資源