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本文檔的主要內(nèi)容詳細介紹的是使用VHDL實現(xiàn)數(shù)字電路設(shè)計的詳細資料說明包括了：ASIC技術(shù)的發(fā)展，電路系統(tǒng)設(shè)計方法，自定向下的設(shè)計流程，設(shè)計描述風格。
由于所設(shè)計的系統(tǒng)的規(guī)模已從幾十幾百門增加到幾萬幾十萬門，使得從前電子工程師所熟悉的畫電路圖、真值表和卡諾圖的設(shè)計方法已經(jīng)遠遠不能滿足數(shù)字系統(tǒng)的復雜性要求
高層次設(shè)計方法──HLD（High Level Design）是從八十年代末以來，最新專用集成電路設(shè)計的、最先進的設(shè)計方法，它為用戶設(shè)計更大規(guī)模、更高水平、性能優(yōu)良的數(shù)字系統(tǒng)提供了可靠的保證
HLD符合目前對電路的兩個要求
Time to MarketiteaokTmM ：對于通信領(lǐng)域來說，快速推出市場需要的系統(tǒng)具有非常重要的價值，HLD使得快速設(shè)計較大的芯片成為可能。
SOC：目前對數(shù)子系統(tǒng)的需求是規(guī)模越來越大，HLD非集成電路專業(yè)背景的通信廠商設(shè)計大規(guī)模芯片提供了可能
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