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為了學(xué)習(xí)xilinx serdes 原語的使用，以及交流學(xué)習(xí)經(jīng)驗(yàn)，在工程項(xiàng)目中方便的應(yīng)用SERDES進(jìn)行設(shè)計(jì)，故編寫此文檔。
CLK 和CLKDIV 的相位關(guān)系，在串并轉(zhuǎn)換的過程中是非常重要的。CLK 和CLKDIV 的相位關(guān)系應(yīng)該是理想對齊的。FPGA 中存在這樣的時(shí)鐘模塊單元來設(shè)計(jì)滿足CLK 和CLKDIV 的相位關(guān)系。
在networking 模式下，解決時(shí)鐘相位關(guān)系的唯一辦法是：
CLK driven by BUFIO， CLKDIV driven by BUFR
CLK driven by DCM， CLKDIV driven by the CLKDV output of the same DCM
CLK driven by PLL， CLKDIV driven by CLKOUT［0:5］ of same PLL
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