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在數據通信中， 提高數據在通信中的可靠性，以及快速的數據處理能力一直是人們所追求的，循環冗余校驗CRC就是一種廣泛采用的差錯控制方法，也是一種最常用的信道編碼方法。在介紹CRC碼原理之后，以經典的LFSR 電路為基礎，推導出產生32位并行數據的CRC - 16編碼表達式，用EDA 工具設計出CRC - 16編碼模塊，并對其進行綜合仿真，驗證其可行性。
在數字數據通信中，可能會因為各種原因導致數據在傳輸或接收時發生錯誤，為了保證數據傳輸的可靠性和數據校驗的高效性，循環冗余校驗CRC（Cyclic Redundancy Code）原理就是一種被廣泛采用的差錯控制方法和數據編碼方法。它具有編碼和解碼方法簡單，檢錯和糾錯能力強等特點，能有效的對數據進行編碼，并可以顯著地提高系統的檢錯能力，從而能夠有效的保證數據傳輸的可靠性和正確性，因此，在數據通信和計算機通信中有著廣泛的應用。
隨著通信技術、計算機技術和控制技術（ 3C技術）的快速發展，在工業控制領域或小型移動終端設備對數據傳輸的速率提出了更高的要求。多位數據的并行處理成為了人們關注的焦點，如何對多位并行數據進行快速編碼及校驗成為了數據處理中的研究熱點。例如，在高速的千兆以太網傳輸系統中往往是以32位數據傳輸。如果采用一般的串行CRC編碼處理方式，在處理速度方面必定會大打折扣，若要滿足快速的處理能力，就必須提高系統時鐘頻率，這樣就增加了系統的功耗，也增加了系統的硬件實現難度。針對以上問題，本文以具有更強差錯校驗能力的CRC - 16校驗碼為例，用FPGA 實現了32位并行數據的CRC - 16編碼。這一實現使得系統能夠在較低時鐘頻率下，對32位并行數據進行快速編碼和差錯控制，保證了多位數據的快速處理和傳輸的可靠性。
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