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本文檔的主要內(nèi)容詳細介紹的是Verilog HDL的一些練習題詳細說明。
我們可以先理解樣板模塊中每一條語句的作用，然后對樣板模塊進行綜合前和綜合后仿真，再獨立完成每一階段規(guī)定的練習。當十個階段的練習做完后，便可以開始設(shè)計一些簡單的邏輯電路和系統(tǒng)。很快我們就能過渡到設(shè)計相當復雜的數(shù)字邏輯系統(tǒng)。當然，復雜的數(shù)字邏輯系統(tǒng)的設(shè)計和驗證，不但需要系統(tǒng)結(jié)構(gòu)的知識和經(jīng)驗的積累，還需要了解更多的語法現(xiàn)象和掌握高級的 Verilog HDL 系統(tǒng)任務(wù)，以及與 C語言模塊接口的方法（即 PLI），這些已超出的本書的范圍。有興趣的同學可以閱讀 Verilog 語法參考資料和有關(guān)文獻，自己學習，我們將在下一本書中介紹 Verilog 較高級的用法。
練習一簡單的組合邏輯設(shè)計，練習二簡單時序邏輯電路的設(shè)計，練習三利用條件語句實現(xiàn)較復雜的時序邏輯電路，練習四設(shè)計時序邏輯時采用阻塞賦值與非阻塞賦值的區(qū)別，練習五用 always 塊實現(xiàn)較復雜的組合邏輯電路，練習六在 Verilog HDL 中使用函數(shù)，練習七在 Verilog HDL 中使用任務(wù)（task），練習八利用有限狀態(tài)機進行復雜時序邏輯的設(shè)計，練習九利用狀態(tài)機的嵌套實現(xiàn)層次結(jié)構(gòu)化設(shè)計，練習十通過模塊之間的調(diào)用實現(xiàn)自頂向下的設(shè)計
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