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本文檔的主要內容詳細介紹的是如何使用Verilog-HDL做CPLD設計的時序邏輯電路的實現(xiàn)。
閃爍燈的實現(xiàn)
在目標板上，設計有一個10MHz 的時鐘源。假如直接把它輸出到發(fā)光二級管LED，由于人眼的延遲性，我們將無法看到LED 閃爍，認為它一直亮著。如果我們期望看到閃爍燈，就需要將時鐘源的頻率降低后再輸出。因此，可以采用如圖1 所示的邏輯功能框圖。
其中，CLK 表示10MHz 的時鐘源，作為輸入；LED0 — LED7 表示發(fā)光二極管，作為輸出；6、44、43、38、37、36、35、40和42是上述變量對應芯片XC9536的引腳。虛線框中的部分是CPLD 設計，用于實現(xiàn)閃爍燈的功能。
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