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如果你發現，以前低速時代積累的設計經驗現在似乎都不靈了，同樣的設計，以前沒問題，可是現在卻無法工作，那么恭喜你，你碰到了硬件設計中最核心的問題： 信號完整性 。早一天遇到，對你來說是好事。在過去的低速時代，電平跳變時信號上升時間較長，通常幾個 ns。器件間的互連線不至于影響電路的功能，沒必要關心信號完整性問題。 但在今天的高速時代， 隨著 IC 輸出開關速度的提高， 很多都在皮秒級，不管信號周期如何， 幾乎所有設計都遇到了信號完整性問題。 另外，對低功耗追求使得內核電壓越來越低， 1.2v 內核電壓已經很常見了。因此系統能容忍的噪聲余量越來越小，這也使得信號完整性問題更加突出。廣義上講， 信號完整性 是指在電路設計中互連線引起的所有問題，它主要研究互連線的電氣特性參數與數字信號的電壓電流波形相互作用后，如何影響到產品性能的問題。主要表現在對時序的影響、信號振鈴、信號反射、近端串擾、遠端串擾、開關噪聲、非單調性、地彈、電源反彈、衰減、容性負載、電磁輻射、電磁干擾等。信號完整性 問題的根源在于信號上升時間的減小。即使布線拓撲結構沒有變化，如果采用了信號上升時間很小的 IC 芯片，現有設計也將處于臨界狀態或者停止工作。下面談談幾種常見的信號完整性問題。反射 ：圖 1 顯示了信號反射引起的波形畸變。看起來就像振鈴，拿出你制作的電路板，測一測各種信號，比如時鐘輸出或是高速數據線輸出，看看是不是存在這種波形。如果有，那么你該對信號完整性問題有個感性的認識了，對，這就是一種信號完整性問題。
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