資料介紹
眾所周知,同步整流器能夠以較低的電阻式開關(guān)電壓降替代整流器結(jié)點電壓,大幅提升電源效率。其挑戰(zhàn)在于制定穩(wěn)健的控制策略,驅(qū)動組件并最大化其優(yōu)勢。與連續(xù)的反激相比,同步整流器在非連續(xù)的反激中運行更具挑戰(zhàn)性。圖 1 是反激式同步整流器的簡化原理圖及相關(guān)波形。在 t=0 時,主開關(guān) Q1 導通,其漏極電流迅速增大。

圖 1:自驅(qū)動同步整流器無法自然地在非連續(xù)反激中整流(查看原尺寸圖片。)
隨后關(guān)斷開關(guān),變壓器繞組線端點上的電壓上升,直至 Q2 的體二極管將變壓器上的電壓鉗制到輸出電壓之下。注意,Q2 的柵極比其源極更活躍。這樣,電流不僅可從體二極管到 MOSFET 通道的地方進行整流,而且還可提高整流效率。該電路可通過變壓器連接的正向柵源電壓被有效鎖存。
在此期間,磁化電感會放電并轉(zhuǎn)向相反方向。為退出這一狀態(tài),必須導通 Q1,逆轉(zhuǎn)Q2 柵極電壓使之關(guān)斷。這是一個極具壓力的事件,兩個晶體管同時導通,電流及電壓峰值都非常高。這一 簡單電路一般在持續(xù)導通狀態(tài)下運行,在整個過程中至少有一個開關(guān)處于導通狀態(tài)。
使同步整流器在非連續(xù)反激中工作的關(guān)鍵,在于讓它們像其所替代的二極管一樣工作,即在電流轉(zhuǎn)向時必須將它們關(guān)掉。傳統(tǒng)方法是采用緩沖電流變壓器,并在電流處于正確方向時提供正驅(qū)動電壓,當電流在相反方向時逆轉(zhuǎn)該驅(qū)動。其短板在于電流變壓器的成本和尺寸以及用于緩沖的數(shù)個分立式組件。
德州儀器 (TI) 等幾家公司已經(jīng)開發(fā)了取代圖 2 所示電流感應(yīng)驅(qū)動電路的 IC。同步整流器被移動至變壓器的低側(cè),由控制芯片提供定時和柵極驅(qū)動功能。其優(yōu)勢在于將源極直接連接到地面,而且可直接驅(qū)動柵極。

圖 2:IC 通過感測整個漏極電壓的電壓轉(zhuǎn)向,正確驅(qū)動同步整流器的柵極(查看原尺寸圖片)。
由于該設(shè)備通過監(jiān)控漏源極電壓來運行,因此在源極將系統(tǒng)連接到地面時,該電路也不容易產(chǎn)生噪聲。這一電路現(xiàn)在發(fā)揮著非連續(xù)反激作用,右邊顯示的是一些理想的波形。需要特別注意的是輸出整流器上的電壓應(yīng)力,也就是 IC 上的漏極電壓 (VD) 連接。由于振鈴原因,這個電壓實際上會更高。但理想情況下,電壓等于反射的輸入電壓加上輸出電壓。如果輸出電壓大于 5V,或者如果支持寬泛的輸入電壓,該節(jié)點上的電壓會輕松超過該 IC 50V 的額定電壓。
圖 3 是一款簡單的低成本電路,其運行電壓額定值大約相當于包括兩個組件的VD pin。正如圖中右邊所示,VD pin上的電壓受限于輸出電壓。在初級 FET Q1 導通時,Q2 和 Q3 漏極上的電壓等于反射輸入電壓加輸出電壓。由于 Q3 的柵極與輸出電壓相連,因此源極電壓大約會比閾值電壓低。在 Q2 導通時,Q3 體二極管導通,其源極被降至輸出電壓以下,從而可增強 Q3 性能,使 VD pin與 Q3 漏極相連。

圖 1:自驅(qū)動同步整流器無法自然地在非連續(xù)反激中整流(查看原尺寸圖片。)
隨后關(guān)斷開關(guān),變壓器繞組線端點上的電壓上升,直至 Q2 的體二極管將變壓器上的電壓鉗制到輸出電壓之下。注意,Q2 的柵極比其源極更活躍。這樣,電流不僅可從體二極管到 MOSFET 通道的地方進行整流,而且還可提高整流效率。該電路可通過變壓器連接的正向柵源電壓被有效鎖存。
在此期間,磁化電感會放電并轉(zhuǎn)向相反方向。為退出這一狀態(tài),必須導通 Q1,逆轉(zhuǎn)Q2 柵極電壓使之關(guān)斷。這是一個極具壓力的事件,兩個晶體管同時導通,電流及電壓峰值都非常高。這一 簡單電路一般在持續(xù)導通狀態(tài)下運行,在整個過程中至少有一個開關(guān)處于導通狀態(tài)。
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圖 2:IC 通過感測整個漏極電壓的電壓轉(zhuǎn)向,正確驅(qū)動同步整流器的柵極(查看原尺寸圖片)。
由于該設(shè)備通過監(jiān)控漏源極電壓來運行,因此在源極將系統(tǒng)連接到地面時,該電路也不容易產(chǎn)生噪聲。這一電路現(xiàn)在發(fā)揮著非連續(xù)反激作用,右邊顯示的是一些理想的波形。需要特別注意的是輸出整流器上的電壓應(yīng)力,也就是 IC 上的漏極電壓 (VD) 連接。由于振鈴原因,這個電壓實際上會更高。但理想情況下,電壓等于反射的輸入電壓加上輸出電壓。如果輸出電壓大于 5V,或者如果支持寬泛的輸入電壓,該節(jié)點上的電壓會輕松超過該 IC 50V 的額定電壓。
圖 3 是一款簡單的低成本電路,其運行電壓額定值大約相當于包括兩個組件的VD pin。正如圖中右邊所示,VD pin上的電壓受限于輸出電壓。在初級 FET Q1 導通時,Q2 和 Q3 漏極上的電壓等于反射輸入電壓加輸出電壓。由于 Q3 的柵極與輸出電壓相連,因此源極電壓大約會比閾值電壓低。在 Q2 導通時,Q3 體二極管導通,其源極被降至輸出電壓以下,從而可增強 Q3 性能,使 VD pin與 Q3 漏極相連。
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