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嵌入式開發(fā)Verilog教程（二）——Verilog HDL設(shè)計(jì)方法概述前言一、Verilog HDL語言簡介1.1 Verilog HDL語言是什么1.2前言在數(shù)字邏輯設(shè)計(jì)領(lǐng)域，迫切需要一種共同的工業(yè)標(biāo)準(zhǔn)來統(tǒng)一對(duì)數(shù)字邏輯電路及系統(tǒng)的描述，這樣就能把系統(tǒng)設(shè)計(jì)工作分解為邏輯設(shè)計(jì)（前端）和電路實(shí)現(xiàn)（后端）兩個(gè)互相獨(dú)立而又相關(guān)的部分。由于邏輯設(shè)計(jì)的相對(duì)獨(dú)立性就可以把專家們?cè)O(shè)計(jì)的各種常用數(shù)字邏輯電路和系統(tǒng)部件（如FFT算法、DCT算法部件）建成宏單元（Megcell)或軟核（Soft-Core）庫供設(shè)計(jì)者引用
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