前言 前些天與其他號主相約更新以下四個系列的文 1、Vivado那些事兒 2、Quartus那些事兒 3、每周一問 4、Verilog我思我用-代碼賞析 各系列解釋如下（來自OpenFPGA-碎碎思）： 不過Quartus我現在基本沒用了，所以將側重于另外三個系列，但是路要一步步走，就先拿Vivado開刀吧，需要軟件的文末自?。ǘ鄠€版本，一般有一個版本就行了），由于能力有限，如果遇到沒解釋清楚的就多多包涵啦~ 關于Vivado是什么，就簡單一筆帶過：一款主流FPGA的IDE，可以實現FPGA的一整套流程，編程、仿真、分析、驗證等等，功能不言而喻，其他的就不介紹了，對這些感興趣的話，可以去Xilinx官網瞧瞧，接下來開始今天的內容。 注：系統Win10，軟件版本-Vivado2018.2 設計流模式 Vivado有兩種流程設計的模式，分別是工程模式以及非工程模式，這么說可能聽不太懂意思，再通俗點講，工程模式就是直接使用Vivado完成一套設計流程，先創建工程，然后讓軟件對你的設計文件進行管理，生成報告信息等等，基本上就是自動化操作；非工程模式就是用Tcl命令或者腳本來控制設計流，Vivado就不再對你的文件進行自動化的管理，也不再對相關信息進行報告，但是在每一個設計的階段你都可以進行新的設計分析以及約束分配，并且將更改后的設計以及約束直接更新到當前的設計流。 啟動 直接啟動 直接啟動是最簡單的方法，就直接雙擊安裝完成后出現在桌面出現的Vivado圖標，也可在系統的開始界面找然后單擊打開，路徑大概這樣：Start Menu\Programs\Xilinx Design Tools\Vivado 2018.2（對應的版本） Tcl啟動 說下Tcl的兩種使用方法：