共質(zhì)心版圖是單步減小大范圍應(yīng)力誘發(fā)失配最有效的技術(shù)。下圖中的ABAB結(jié)構(gòu)兩個(gè)器件的質(zhì)心沒(méi)有完全對(duì)準(zhǔn)，應(yīng)避免使用。ABBA結(jié)構(gòu)雖然需要加Dummy器件，但其可以很好的減小應(yīng)力誘發(fā)失配的影響。

　　當(dāng)很多多晶電阻并排擺放時(shí)，在陣列邊緣的電阻條會(huì)受到刻蝕速率變化的影響，電阻朝外的側(cè)壁會(huì)很快刻蝕玩，朝內(nèi)的邊刻蝕速率很慢，中間的電阻沒(méi)有向外的邊緣，因此最終寬度會(huì)比其他電阻稍大。Dummy resistor添加到匹配電阻陣列的兩端，以保證刻蝕的一致性。Dummy resistor的寬度可以比它們所保護(hù)的電阻小很多，但是dummy resistor和鄰近電阻的間距必須與陣列中電阻的間距匹配。把dummy resistor接地可以消除所有靜電調(diào)制的可能性。

　　更改原理圖后一定記得check and save

　　完成每個(gè)cell后要?dú)w原點(diǎn)

　　器件的個(gè)數(shù)是否和原理圖一至（有并聯(lián)的管子時(shí)注意）；各器件的尺寸是否和原理圖一致。一般在拿到原理圖之后，會(huì)對(duì)布局有大概的規(guī)劃，先畫(huà)器件，（器件之間不必用最小間距，根據(jù)經(jīng)驗(yàn)考慮連線空間留出空隙）再連線。對(duì)每個(gè)器件的各端從什么方向，什么位置與其他物體連線必須先有考慮

　　如果一個(gè)cell調(diào)用其它c(diǎn)ell，被調(diào)用的cell的vssx，vddx，vssb，vddb如果沒(méi)有和外層cell 連起來(lái)，盡量在布局低層cell時(shí)就連起來(lái)

　　盡量用最上層金屬接出PIN

　　接出去的線拉到cell邊緣，布局時(shí)記得留出走線空間

　　金屬連線不宜過(guò)長(zhǎng)；也不能太寬。太長(zhǎng)或是太寬的時(shí)候由于金屬應(yīng)力的存在，工藝做的時(shí)候會(huì)發(fā)生形變，容易起翹

　　電容一般最后畫(huà)，在空檔處拼湊，電容上下級(jí)板的電壓注意要均勻分布；電容的長(zhǎng)寬不宜相差過(guò)大，可以多個(gè)電容并聯(lián)

　　小尺寸的mos管孔可以少打一點(diǎn)

　　管子的溝道上盡量不要走線

　　多晶硅柵不能兩端都打孔連接金屬，柵上的孔最好打在柵的中間位置，一般打孔最少打兩個(gè)，Contact面積允許的情況下，能打越多越好，尤其是input/output部分，因?yàn)?a href='http://m.xsypw.cn/tags/電流/' target='_blank' class='arckwlink_none'>電流較大。但如果contact阻值遠(yuǎn)大于diffusion則不適用。傳導(dǎo)線越寬越好，因?yàn)榭梢詼p少電阻值，但也增加了電容值。

　　連線接頭處要重疊，畫(huà)的時(shí)候?qū)⒃搮^(qū)域放大可避免此錯(cuò)誤。

　　擺放各個(gè)小CELL時(shí)注意不要擠得太近，沒(méi)有留出走線空間。最后線只能從器件上跨過(guò)去。

　　Text，PA等層只是用來(lái)做檢查或標(biāo)志用，不用于光刻制造。

　　芯片內(nèi)部的電源線/地線和ESD上的電源線/地線分開(kāi)接;數(shù)模信號(hào)的電源線/地線分開(kāi)。

　　PAD與芯片內(nèi)部cell的連線要從ESD電路上接過(guò)去。

　　Esd電路的SOURCE放兩邊，DRAIN放中間。

　　NWELL有一定的隔離效果，但對(duì)于高頻的RF電路，采用深N阱效果較好。

　　上拉P管的D/G均接VDD，S接PAD，下拉N管的G/S接VSS，D接PAD，P/N管起二極管的作用。

　　關(guān)于匹配電路，放大電路不需要和下面的電流源匹配。但是對(duì)于差分電路，放大管要相互匹配，電流源也要相互匹配。使需要匹配的管子所處的光刻環(huán)境一樣。

　　匹配分為橫向，縱向，和中心匹配。

　　尺寸非常小的匹配管子對(duì)匹配畫(huà)法要求不嚴(yán)格，4個(gè)以上的匹配管子，局部和整體都匹配的匹配方式最佳。

　　在匹配電路的mos管左右畫(huà)上dummy，用poly，poly的尺寸與管子尺寸一樣，dummy與相鄰的第一個(gè)poly gate的間距等于poly gate之間的間距。