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SPWM(正弦脈寬調(diào)制)多電平疊加變頻技術(shù)計(jì)算復(fù)雜，輸出脈沖路數(shù)多，系統(tǒng)實(shí)時(shí)性要求高。采用單片DSP作為其控制器核心器件，不能滿足控制器實(shí)時(shí)性要求；多片DSP協(xié)同工作，需要交換總線控制權(quán)而消耗核心DSP時(shí)間資源，并且也不能滿足脈沖輸出端口數(shù)量。 DSP與CPLD兩者協(xié)調(diào)工作，很好地解決了這些問題，另外該種技術(shù)方案開發(fā)周期短，生產(chǎn)成本低。本文正是以此為背景展開研究，詳細(xì)論述CPLD功能總體設(shè)計(jì)、硬件選型設(shè)計(jì)與脈沖形成CPLD軟件開發(fā)流程，并且給出了系統(tǒng)運(yùn)行波形圖。
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