目前，已經可以在1.2V 65nm CMOS技術的基礎上實現8Vpp和脈沖寬度調制射頻高壓/大功率驅動器。在0.9到3.6GHz的工作頻率范圍內，該芯片在9V的工作電壓下可向50Ω 負載提供8.04Vpp的最大輸出擺幅。這使得CMOS驅動器能夠直接連接并驅動LDMOS和GaN等功率晶體管。該驅動器的最大導通電阻為4.6Ω。2.4GHz時所測量的占空比控制范圍為30.7%到71.5%。采用通過使用新型薄氧化層漏極延伸MOS器件，該驅動器可實現可靠的高壓操作，而這一新型器件通過CMOS技術實現時無需額外的費用。技術背景現代無線手持通信無線電（包括射頻（RF）功率放大器（PA） 在內）均是在深亞微米CMOS中得以實現。不過，在無線基礎設施系統中，由于需要較大的輸出功率等級，必須通過硅LDMOS或混合技術（如GaA和更先進 的GaN）才能實現RF PA.對下一代可重新配置的基礎設施系統而言，開關模式PA（SMPA）似乎能為多頻帶多模式發射器提供所需的靈活性和高性能。但是，為了將基站SMPA 中使用的高功率晶體管與發射器的所有數字CMOS模塊相連，需要能夠生成高壓（HV）擺幅的寬帶 RF CMOS驅動器。這樣不僅能實現更優的高功率晶體管性能，而且還能將數字信號處理直接用于控制所需的SMPA輸入脈沖波形，從而提高系統整體性能。設計挑戰 LDMOS或GaN SMPA的輸入電容通常為幾個皮法，必須由振幅高于5Vpp的脈沖信號驅動。因此，SMPA CMOS驅動器必須同時提供高壓和瓦特級的射頻功率。遺憾的是，深亞微米CMOS給高壓和大功率放大器及驅動器的實現提出了諸多挑戰，尤其是極低的最大工 作電壓（即可靠性問題引起的低擊穿電壓）和損耗較大的無源器件（例如用于阻抗變換）。現有解決方案用于實現高壓電路的方法并不多。可以采用能夠實現高壓容限晶體管的技術解決方案（如多柵氧化層）， 但代價是生產流程較昂貴，必須向基線CMOS工藝添加額外的掩模和處理步驟，因此這種方案并不理想。此外，為可靠地增加高壓耐受力，可以采用僅使用標準基 線晶體管（使用薄/厚氧化層器件）的電路方案。在第二種方法中，器件堆疊或串聯陰極是最常見的例子。但是，射頻復雜性和性能具有很大的局限性，尤其是當串 聯陰極（或堆疊）器件的數量增加至2個或3個以上時。另一種實現高壓電路的途徑就是如本文所述的在基線CMOS技術中使用漏極延伸場效應管（EDMOS）來實現。新的解決方案漏極延伸器件基于智能布線技術，這得益于在ACTIVE（硅）、STI（氧化層）及GATE （多晶硅）區域中可實現十分精細的尺寸，并能在沒有附加費用的條件下，利用基線深亞微米CMOS技術實現PMOS和NMOS兩種高壓容限晶體管。盡管與采 用該工藝的標準晶體管相比，這些EDMOS設備的RF性能實際上較低，但由于消除了與其他HV等效電路相關的重要損耗機制（如串聯陰極），它們仍能在整個 高壓電路中實現較高整體性能。因此，本文所述的高壓CMOS驅動器拓撲結構采用EDMOS器件來避免器件堆疊。RF CMOS驅動器采用薄氧化層EDMOS器件通過65nm低待機功耗基線CMOS工藝制造，且無需額外的掩模步驟或工序。對PMOS和NMOS而言，這些器 件上測量到的fT 分別超過30GHz和50GHz，它們的擊穿電壓限度為12V.高速CMOS驅動器前所未有地實現了高達3.6GHz的8Vpp輸出擺 幅，因而能為像GaN這樣的基于寬帶隙的SMPA提供驅動。圖1為本文所述驅動器的結構示意圖。輸出級包括一個基于EDMOS的逆變器。EDMOS器件可由低 壓高速標準晶體管直接驅動，從而簡化了輸出級與其它數字和模擬CMOS電路在單顆芯片上的集成。每個EDMOS晶體管均由通過3個CMOS逆變器級實現的 錐形緩沖器（圖1中的緩沖器A和B）提供驅動。兩個緩沖器具有不同的直流等級，以確保每個CMOS逆變器都能在 1.2V的電壓下（受技術所限，即VDD1-VSS1=VDD0-VSS0=1.2V）穩定運行。為了使用不同的電源電壓并允許相同的交流操作，兩個緩沖器的構造完全相同，并內置于單獨的Deep N-Well（DNW）層中。驅動器的輸出擺幅由VDD1-VSS0決定，可隨意選擇不超過EDMOS器件最大擊穿電壓的任意值，而內部驅動器的運行保持 不變。直流電平位移電路可分離每個緩沖器的輸入信號。