概述

　　在很多發射應用中必須產生多路相對相位準確已知的模擬輸出。在正交調制器中（圖 1），I 和 Q 通道必須具有明確的相位關系來實現鏡頻抑制。圖 1 中，DAC1 和 DAC2 的延遲必須匹配。使用數字波束成形技術的發射器需要準確地控制大量 DAC 之間的相對相位。

　　使用具有多路輸入的 DAC （MUX-DAC）如 MAX19692，或具有數據時鐘輸出的內插 DAC 時，輸入數據速率為 DAC 刷新速率的 1/N，DAC 在一個或兩個數據時鐘跳變沿鎖存數據。MAX19692 中 N = 4，輸入數據速率為 DAC 刷新速率的 1/4。DAC 輸出一個由輸入時鐘經數字分頻得到的數據時鐘（DATACLK）。DAC 上電時，數字時鐘分頻器可在 N 個狀態的任意一個啟動。如果使用多個 DAC，不同 DAC 的時鐘分頻器會在不同的狀態啟動，所以 DAC 會在不同的時間鎖存數據。除非這種情況被發現并校正，否則不同的 DAC 輸出數據時相互之間可能會有一個或更多個時鐘周期的延遲。如果每個 DAC 的時鐘分頻器可以復位，那么這種情況可以避免，但是仍然會存在一些問題。如果其中一個時鐘分頻器發生錯誤，DAC 會變得永久異相，除非執行一些錯誤狀態檢測方法。為了保證系統的可靠性，必須檢測相位錯誤狀態并改正。如果 DAC 工作于非常高速的狀態下，那么復位信號與輸入時鐘的同步也可能是個難題。圖 2 所示是 MAX19692 的時鐘（CLKP，CLKN）和數據時鐘（DATACLKP，DATACLKN）接口的簡化框圖。初始時鐘由一個兩位計數器四分頻后用于鎖存數字 DAC 輸入。該計數器可能在四個狀態中的任意一個啟動（圖 3）。如果使用兩個多路復用 DAC，這兩個 DAC 可能會在不同的狀態啟動。這可能導致 DAC1 的鎖存與 DAC2 的鎖存之間存在 -1、0、1 或 2 個時鐘周期的延遲。 MAX19692 的數據時鐘輸出再由數據輸入鎖存時鐘進行 2 分頻或 4 分頻。然后數據在雙倍數據率（DDR）模式下在時鐘的兩個跳變沿進行鎖存，或者在四倍數據率（QDR）模式下在時鐘的每 90°相位處進行鎖存。如果多個 DAC 的數據時鐘延遲相匹配，或數據時鐘相互之間反相，那么鎖存時鐘相匹配。