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      電子發燒友網>電子資料下載>電子資料>Vitis高級綜合用戶指南

      Vitis高級綜合用戶指南

      2023-09-14 | pdf | 9.76 MB | 次下載 | 免費

      資料介紹

      Xilinx? 文檔圍繞一組標準設計流程進行組織，可幫助您找到當前開發任務的相關內容。所有 Versal? ACAP 設計流程 設計中心可以在 Xilinx.com 網站上找到。本文檔涵蓋以下設計過程：
      ? 硬件、IP 和平臺開發：為硬件創建 PL IP 模塊平臺，創建 PL 內核、功能仿真和評估 Vivado? 時序，資源使用和電源關閉。還涉及為系統開發硬件平臺集成。本文檔中適用于此設計過程的主題包括：
      ? 推出 Vitis HLS
      ? 使用 C 模擬驗證代碼
      ? 合成代碼
      ? 分析合成結果
      ? 優化HLS項目
      本主題適用于希望了解從用 C/C++ 編寫的軟件算法合成加速硬件。本文檔向開發人員介紹需要理解的基本概念，以便設計和創建良好的可合成軟件，使其能夠成功使用高級綜合 （HLS） 工具轉換為硬件。本文檔中的討論將與工具無關，引入的概念對于大多數 HLS 工具都是通用的。主要具有 RTL 設計經驗的人員應該熟悉此處介紹的概念。然而審查這些材料可以有效地加強這些概念的重要性;幫助您了解如何使用 HLS，特別是如何構建 HLS 代碼實現高性能設計。

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