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本應(yīng)用筆記提供了一個設(shè)計用于替代外部電壓控制的系統(tǒng)晶體振蕩器 （VCXO） 電路，利用千兆位收發(fā)器中的功能和關(guān)聯(lián)的 PLL。常見的設(shè)計要求是將收發(fā)器輸出的頻率或相位鎖定到輸入源（稱為環(huán)路、恢復(fù)或從時序）。傳統(tǒng)上，外部時鐘清理器件或VCXO和PLL組件用于為以下收發(fā)器，因為基于FPGA邏輯的時鐘通常噪聲太大。雖然有效，但外部時鐘組件的功耗和成本損失是累加的，因為每個單獨的時鐘通道已生成。當(dāng)使用多個通道或在低成本系統(tǒng)中時，成本可能是重要。此外，添加許多外部時鐘源提供了更多機(jī)會板級串?dāng)_和干擾。
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