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這種并行輸入或串行輸入、串行輸出寄存器具有門(mén)控時(shí)鐘（CLK、CLK、INH）輸入和一個(gè)過(guò)載清除（CLR）輸入。并行輸入或串行輸入模式由移位/加載（SH/LD）輸入建立。高電平時(shí)，SH/LD使能串行（SER）數(shù)據(jù)輸入，并耦合8個(gè)觸發(fā)器，以便利用每個(gè)時(shí)鐘（CLK）脈沖進(jìn)行串行移位。低電平時(shí)，并行（寬邊）數(shù)據(jù)輸入使能，下一個(gè)時(shí)鐘脈沖產(chǎn)生同步加載。并行加載期間，串行數(shù)據(jù)流被禁止。時(shí)鐘通過(guò)一個(gè)2輸入正或非門(mén)在CLK的低到高電平邊沿完成，允許一個(gè)輸入用作時(shí)鐘使能或時(shí)鐘抑制功能。保持CLK或CLK INH高抑制時(shí)鐘；保持任一低電平使能另一個(gè)時(shí)鐘輸入。這允許系統(tǒng)時(shí)鐘自由運(yùn)行，并且寄存器可以根據(jù)另一個(gè)時(shí)鐘輸入的命令停止。只有當(dāng)CLK高時(shí)，CLK·INH才應(yīng)改為高等級(jí)。CLR覆蓋所有其他輸入，包括CLK，并將所有觸發(fā)器重置為零。
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