隨著數(shù)字集成電路工藝向 10nm 甚至更小尺寸發(fā)展，高速系統(tǒng)的時(shí)鐘主頻和瞬態(tài) 電流不斷提升，而工作電壓卻不斷降低，這將進(jìn)一步拓寬電壓噪聲帶寬并降低電壓噪 聲絕對(duì)容限。此外，與工藝技術(shù)的持續(xù)改進(jìn)相反，印刷電路板和封裝的互連技術(shù)相對(duì) 保持不變，由于寄生效應(yīng)，電源分配網(wǎng)絡(luò)在高頻情況下表現(xiàn)出更加突出的感性。因此， 電源分配網(wǎng)絡(luò)的分析與設(shè)計(jì)面臨更加嚴(yán)峻的考驗(yàn)。 電源噪聲作為衡量電源分配網(wǎng)絡(luò)性能的重要參數(shù)之一，和芯片的電流激勵(lì)形式密 切相關(guān)。對(duì)于相同的電源分配網(wǎng)絡(luò)輸入阻抗，不同的電流激勵(lì)形式對(duì)應(yīng)的電源噪聲解 析表達(dá)式不同，電源分配網(wǎng)絡(luò)的時(shí)域分析與設(shè)計(jì)技術(shù)不同。針對(duì)高速數(shù)字系統(tǒng)中常見(jiàn) 的階躍電流和三角電流，該文提出了基于電源分配網(wǎng)絡(luò)等效簡(jiǎn)化的電源噪聲計(jì)算與分 析技術(shù)和利用有效去耦上升時(shí)間選擇去耦電容的電源分配網(wǎng)絡(luò)時(shí)域設(shè)計(jì)方法，歸納如 下： 1) 在輸入電流激勵(lì)形式為階躍電流的條件下，第一，等效簡(jiǎn)化電源分配網(wǎng)絡(luò)模 型的同時(shí)，理論推導(dǎo)了電源分配網(wǎng)絡(luò)簡(jiǎn)化過(guò)程中產(chǎn)生的最大誤差；第二，利用簡(jiǎn)化的 模型計(jì)算電源噪聲，并定量分析了最大電源電源噪聲與電流激勵(lì)上升時(shí)間和去耦電容 相關(guān)參數(shù)的關(guān)系，確定影響電源噪聲幅度的因素，為電源分配網(wǎng)絡(luò)電源噪聲的抑制奠 定重要的理論基礎(chǔ)。通過(guò)與軟件 ADS 的仿真結(jié)果對(duì)比，驗(yàn)證了該方法的正確性。 2) 針對(duì)電源分配網(wǎng)絡(luò)中常見(jiàn)的三角電流形式，推導(dǎo)出需要添加去耦網(wǎng)絡(luò)的電流 激勵(lì)上升時(shí)間的臨界條件以及去耦電容能有效去耦的電流激勵(lì)上升時(shí)間范圍。通過(guò)進(jìn) 一步研究去耦電容最大電壓噪聲與上升時(shí)間和電容參數(shù)的關(guān)系，提出利用有效去耦上 升時(shí)間選擇去耦電容的方法。最后利用該方法對(duì)四種典型的輸入激勵(lì)進(jìn)行電源分配網(wǎng) 絡(luò)設(shè)計(jì)。實(shí)驗(yàn)結(jié)果表明，與傳統(tǒng)的頻域目標(biāo)阻抗法相比，這種方法至少可減少 31.6% 的電容數(shù)量，簡(jiǎn)化去耦網(wǎng)絡(luò)，降低設(shè)計(jì)成本。