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我想很多人跟我一樣，被ModelSim的后仿真搞的頭暈腦脹。為了這個問題，我在網上找了很多的資料，但發(fā)現(xiàn)這些資料往往說的不明白。一些步驟被作者有意無意地省略掉，這常常給讀者造成不必要的麻煩，所以我決定寫下這一篇文章，把這3天我努力的結果拿出來，與大家分享。
首先，我把我用到的軟件說明一下。如果你發(fā)現(xiàn)根據(jù)我的操作，你還是解決不了ModelSim后仿真的問題，那就可能是軟件版本的問題。
1，?ModelSim Se 6.1b
2，?Synplify Pro 7.5.1
3，?ISE 5.2i? （這個是老了點）
4，?WindowsXP（這個應該沒有多大的關系）
?? 還有就是我使用的是verilog，我想VHDL的方法與verilog是差不多的，最多也就是在建庫方面有點差別而已。
下面的這些方法，是我這3天搞出來的。當然也參考了一些文章。如果誰有更方便的方法，歡迎指出來。我的郵箱是m.xsypw.cn。有空大家多交流。
一，?為modelsim生成3個庫。
首先，介紹一下這三個庫。
Simprim_ver:用于布局布線后的仿真。
Unisim_ver :如果要做綜合后的仿真，還要編譯這個庫。
Xilinxcorelib_ver:如果設計中調用了CoreGen產生的核，則還需要編譯這個庫。
我們要為modelsim生成的是標準庫。所謂的標準庫就是modelsim運行后，會自動加載的庫。不過這方面我還不是很肯定。因為我在后仿真時，還是要為仿真指定庫的路徑，不然modelsim找不到。
第一步：在modelsim環(huán)境下，新建工程，工程的路徑與你想把庫存儲的路徑一致
首先，我把我用到的軟件說明一下。如果你發(fā)現(xiàn)根據(jù)我的操作，你還是解決不了ModelSim后仿真的問題，那就可能是軟件版本的問題。
1，?ModelSim Se 6.1b
2，?Synplify Pro 7.5.1
3，?ISE 5.2i? （這個是老了點）
4，?WindowsXP（這個應該沒有多大的關系）
?? 還有就是我使用的是verilog，我想VHDL的方法與verilog是差不多的，最多也就是在建庫方面有點差別而已。
下面的這些方法，是我這3天搞出來的。當然也參考了一些文章。如果誰有更方便的方法，歡迎指出來。我的郵箱是m.xsypw.cn。有空大家多交流。
一，?為modelsim生成3個庫。
首先，介紹一下這三個庫。
Simprim_ver:用于布局布線后的仿真。
Unisim_ver :如果要做綜合后的仿真，還要編譯這個庫。
Xilinxcorelib_ver:如果設計中調用了CoreGen產生的核，則還需要編譯這個庫。
我們要為modelsim生成的是標準庫。所謂的標準庫就是modelsim運行后，會自動加載的庫。不過這方面我還不是很肯定。因為我在后仿真時，還是要為仿真指定庫的路徑，不然modelsim找不到。
第一步：在modelsim環(huán)境下，新建工程，工程的路徑與你想把庫存儲的路徑一致
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