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由于骨牌邏輯電路通常較互補(bǔ)式金氧半組件電路計(jì)具有較小的面積與更快的速度，所以已經(jīng)被廣泛使用于設(shè)計(jì)高速電路如微處理器的設(shè)計(jì)中。雖然有許多關(guān)于動(dòng)態(tài)電路的研究，然而大部份的研究卻忽略探討如何實(shí)現(xiàn)其研究成果。在本論文中，我們?cè)O(shè)計(jì)了一個(gè)創(chuàng)新的雙相操作高速動(dòng)態(tài)電路，它具有管線式（pipeline）的電路結(jié)構(gòu)，運(yùn)作速度不受電路復(fù)雜度的影響，使得它的效能較傳統(tǒng)動(dòng)態(tài)電路的提升極多，因具容忍頻率歪斜（skew tolerant）的特性，可使用標(biāo)準(zhǔn)組件之設(shè)計(jì)流程來(lái)設(shè)計(jì)。最后，芯片測(cè)量結(jié)果證明完成了下述設(shè)計(jì)目標(biāo)：一個(gè)Performance Scalable的very high speed dynamic 32×32 bits之multiplier具有下列特性：1）高速頻率操作，工作效能較一般傳統(tǒng)動(dòng)態(tài)電路改善甚多。2）可以為容忍clock skew，使用Duty Cycle Pulse Generator （DCPG）的技術(shù)來(lái)產(chǎn)生double clocking的時(shí)間，可借由DCPG來(lái)克服process variation及cell based design clock tree routing所造成的skew的問(wèn)題。3）使用BIST技術(shù)作為正常效能的自測(cè)功能，此功能可轉(zhuǎn)為本芯片在process后仍可以調(diào)整電路效能，做為電路performance management的機(jī)制。
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