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隨著社會信息產業的發展，目前信息安全越來越受到重視。信息安全主要是由安全協議和密碼算法兩方面組成，其中密碼算法是信息安全的基礎和核心技術。目前密碼算法的實現逐漸由軟件向硬件實現過渡，硬件實現的密碼產品越來越多。
AES（Advanced Encryption Standard）高級加密標準作為新一代美國數據加密標準，實際上已經成為國際標準，并且AES算法是免費公開的。AES算法具有優秀的加/解密性能，簡單的實現形式，已經越來越被信息安全界所采用。由于硬件實現AES算法具有更高的加密處理速度，更可靠的加密特性等優點，所以對AES密碼算法加速器的硬件設計和研究具有重要意義。本文以數據安全存儲和安全傳輸等對硬件處理速度要求較高、對面積、功耗要求較小的場合為背景，以深亞微米IC（Integrated Circuit）設計技術為方法，闡述了一個高性能AES密碼算法加速器的設計與實現過程。
首先闡述了AES密碼算法的有限域運算數學知識，然后詳細描述算法流程，包括加密流程、解密流程和密鑰擴展流程。在此基礎上對AES算法的實現進行硬件設計，在總體結構設計時將其劃分為輸入輸出、加密/解密和密鑰擴展三個部分，在具體設計時，考慮到更好地支持各種工作模式，采用基本結構作為密碼算法加/解密輪變換結構。并逐步將功能細化，設計了輪結構中S盒替換、行移位、列混合等各個變換以及輪密鑰生成模塊。采用Verilog HDL硬件描述語言實現了各個功能模塊。在各子模塊的設計中把加密/解密功能很好地融合在一起，實現硬件上的資源共享，減小面積開銷。
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