CN0369 本電路采用EVAL-CN0369-SDPZ電路板、 EV-ADF4355-2SD1Z評估板和ADL5801- EVALZ評估板。兩片EVAL-SDP-CS1Z系統演示平臺(SDP-S)板配合EVAL-CN0369-SDPZ電路板和EV-ADF4355-2SD1Z評估板使用。這兩片板具有120引腳的對接連接器，支持快速完成設置并評估電路性能。連接到EVAL-CN0369-SDPZ電路板的SDP-S板配合整數N分頻評估軟件使用，以對ADF4002片內寄存器進行編程。 連接到EV-ADF4355-2SD1Z板的SDP-S板配合ADF4355-2評估軟件使用，以對ADF4355-2片內寄存器進行編程。 如需獲得EVAl-CN0369-SDPZ板的全套文檔，包括原理圖、布局文件和物料清單，請參閱CN-0369設計支持包。 開始使用 有關軟件安裝和測試設置，請參閱EVAL-CN0369-SDPZ用戶指南(UG-806)。 設備要求 需要以下設備： 帶USB端口且運行Windows? XP、Windows Vista（32位）或Windows 7（32位）的PC EVAL-CN0369-SDPZ電路評估板 EV-ADF4355-2SD1Z 評估板 兩片 EVAL-SDP-CS1Z SDP-S板 Integer-N v7和ADF4355評估軟件 電源：5 V、5.5 V和12 V 兩個RF信號源（R&S SMA100或同等器件） 頻譜分析儀（Agilent FSUP或同等設備） TTE 400 MHz低通濾波器（或同等器件） Mini Circuits 100 MHz低通濾波器（或同等器件） 功能框圖 功能框圖參見圖1。測試設置的框圖如圖9所示。 ? 圖9.測試設置框圖 ? 設置與測試 設置設備后，使用標準RF測試方法測量電路的相位噪聲和相位抖動。 ? 圖10.EVAL-CN0369-SDPZ PCB照片 ? 在標準PLL和VCO頻率合成器系統中，低相位噪聲一般是主要目標。PLL的相位噪聲可用兩個分量來描述：一個是平坦噪聲分量，即所謂PLL品質因數 (FOM)；另一個是1/f噪聲曲線分量，即所謂PLL 1/f或閃爍噪聲。 PLL噪底PNTOT1由下式給出： 其中： PNSYNTH為頻率合成器FOM，是器件特定的。 N為PLL所用的分頻比。 fPFD為鑒頻鑒相器的頻率。 N值為1的PLL的噪底為 10log10(fPFD). PLL 1/f噪聲PNTOT2由下式給出： 其中： PN1/f為數據手冊中相對于輸出RF頻率偏移10 kHz時的PLL 1/f噪聲（歸一化到1 GHz輸出）。 fRF為輸出RF頻率。 PLL總噪聲PNTOT由下式給出： 此等式表明噪聲源以和方根形式相加；因此，總噪聲以較大噪聲源為主。 N值非常低的PLL，其相位噪聲以PLL 1/f噪聲為主。 轉換環路頻率合成器根據N分頻器值解耦所需的通道間隔，從而優化PLL的相位噪聲。在這個轉換環路頻率合成器例子中，N = 1。 圖1中的轉換環路頻率合成器將較高頻率4.8 GHz至5.2 GHz VCO鎖定至100 MHz fREF信號。 ADL5801 混頻器和LO共同執行此PLL的分頻功能。 LO在反饋環路中，ADF4002 PLL的平衡方程變為： 其中N和R分別為N和R分頻器值（本電路中，R = 1且N = 1） 因此，輸出頻率為： ADF4355-2 小數N分頻頻率合成器 本電路中的 ADF4355-2為轉換環路提供參考頻率 (fREF)，如圖2所示。 圖2. ADF4355-2和環路濾波器 ? ADF4355-2是一款集成VCO的寬帶頻率合成器，提供55 MHz到4400 MHz的輸出頻率范圍。ADF4355-2使用38位高分辨率模數，可以實現非常精細的頻率分辨率，無頻率殘差。本電路中的ADF4355-2使用50 MHz的PFD和100 kHz的環路帶寬。利用ADI公司的ADIsimPLL工具來設計和仿真環路濾波器。圖3顯示了ADIsimPLL仿真的相位噪聲性能。100 kHz的環路帶寬 (LBW) 足以讓ADF4355-2實現所需的精密頻率調諧。 圖3. ADF4355-2仿真輸出相位噪聲（100 MHz時），來自ADIsimPLL ? 本設計中的ADF4355-2以6400 MHz的內部VCO頻率工作。該高VCO頻率用最大分頻值64分頻后，產生100 MHz RF輸出頻率。在VCO輸出端增加一個分頻器可改善相位噪聲性能，每2分頻提高6 dB。分頻后的VCO輸出包含分頻過程固有的諧波。在ADF4355-2的RF輸出端插入一個100 MHz低通濾波器以濾除這些諧波。 偏移10 kHz時，仿真相位噪聲為?137 dBc。對于此轉換環路，ADF4355-2是首選參考器件，因為其具有非常低的相位噪聲和非常精密的輸出頻率分辨率。 圖4顯示了在 EV-ADF4355-2SD1Z RFOUTA獲得的相位噪聲曲線。 圖4. ADF4355-2, fOUT = 100 MHz ? ADF4002轉換環路頻率合成器 ADF4002 為轉換環路頻率合成器，以100 MHz的高PFD頻率和最小N = 1工作。以高PFD頻率工作可減少參考雜散并降低N值，從而降低相位噪聲。為獲得更好的雜散性能，轉換環路頻率合成器使用整數N分頻PLL操作，而不是小數N分頻。ADF4002滿足整數N分頻操作、低最小N值和良好相位噪聲性能的要求。精密調諧由參考源提供，故無需小數N分頻。本電路中，ADF4002的RF輸入由 ADL5801 混頻器的100 MHz IF輸出驅動。 ADF4002內部電荷泵的電源電壓為5 V。然而，許多寬帶VCO要求最高18 V的調諧電壓。驅動9.6 GHz至10.8 GHz VCO需要2 V至12 V的調諧電壓。為此，必須使用有源環路濾波器。有源濾波器將ADF4002的輸出調諧范圍乘以運算放大器的增益。 ADF4002支持可編程電荷泵電流特性，用戶可以在不改變物理元件的情況下更改環路濾波器動態特性。本電路中，LBW為1 MHz，使用的電荷泵電流為5 mA。若要降低或提高LBW，可以更改電荷泵電流，而無需實際改變環路濾波器元件。 采用AD8065構建有源濾波器 運算放大器 AD8065 具有24 V電源電壓范圍、大約145 MHz的增益帶寬積 (GBP) 和低噪聲特性 (7 nV/√Hz)。這些特性使它成為有源濾波器的理想選擇。對于本應用，12 V電源電壓用于AD8065即足以提供所需的輸出擺幅。 對于大多數PLL應用，相位裕量建議設置為45°至55°，以便維持穩定的環路并使建立時間最短。在有源環路濾波器中（即環路濾波器中有一個運算放大器），有一個額外的極點出現在運算放大器的單位增益頻率（或增益帶寬積）處。此額外極點會帶來額外的相位滯后；因此，根據極點的頻率，它可能會使環路變得不穩定。 GBP與LBW的比值越大，相位滯后越少。例如，根據表1所示，GBP/LBW比值為10時，相位裕量降低5.7°。如果GBP/LBW比值過低，相位裕量也會變得過低，導致環路不穩定。 表1. 相位滯后與GBP:LBW比的關系 GBP/LBW 比 額外相位滯后 (°) 5 (例如：GBP = 1 MHz, LBW = 200 kHz) 11.3 10 5.7 20 2.9 此電路使用1 MHz LBW；因此，AD8065的145 MHz GBP引起的相位滯后可忽略不計 (GBP/LBW = 145)。 AD8065還充當一個緩沖器，用以降低VCO輸入電容的影響。 HMC512 VCO ADF4002 PLL將100 MHz參考頻率鎖定至HMC512 VCO頻率。HMC512 的主要頻率范圍為9.6 GHz至10.8 GHz。本電路中，RFOUT/2用于輸出信號 (fOUT) 以及反饋到混頻器的RF信號。RF輸出 (fOUT) 和混頻器之間需要高反向隔離性能，以使LO到RF泄漏最小。選擇一個帶半頻率輸出的VCO。 寬環路濾波器帶寬會讓環路濾波器帶寬內的高頻VCO噪聲通過。在環路濾波器帶寬之外，VCO噪聲占主導地位。因此，為實現該電路的低相位噪聲優勢，必須使用低噪聲VCO。HMC512在100 kHz時的噪聲低至?110 dBc/Hz，并具有半頻率輸出，因此它是理想的VCO選擇，適合本電路中產生5.0 GHz至5.4 GHz輸出的需要。 本振和ADL5801混頻器 轉換環路的混頻器選擇必須滿足如下要求： 在所需頻率范圍中工作 LO功率水平與LO源匹配 高RF至LO隔離度 低噪聲系數 ADL5801 滿足上述要求。 圖5顯示了ADL5801混頻器和本振的框圖。一般而言，諸如ADL5801（10 MHz至6000 MHz）之類的有源混頻器可提供所需的寬帶操作、35 dB至40 dB的端口間隔離，并支持?6 dBm至0 dBm的典型LO驅動。LO泄漏會降低輸出信號的頻譜純度。低LO驅動加上端口間隔離可使LO到RF和LO到IF泄漏最小。 圖5. ADL5801混頻器LO輸入 ? 本振提供100 MHz步長的輸出頻率粗調功能，其相位噪聲非常低。對于本電路評估，LO功能由R&S SMA100等工作臺信號發生器提供。 轉換環路設計與性能 此轉換環路的核心是EVAL-CN0369-SDPZ板。圖6所示為EVAL-CN0369-SDPZ的框圖，其采用ADF4002 PLL、AD8065有源環路濾波器和HMC512 VCO。有源環路濾波器的組成元件如此圖所示。 ADIsimPLL 用來設計該有源環路濾波器。 圖6. EVAL-CN0369-SDPZ框圖 ? ADIsimPLL軟件還用來設計轉換環路PLL的環路濾波器。 利用ADIsimPLL設計轉換環路的最簡單辦法是用等效VCO代替VCO/混頻器/濾波器模塊。如果所用VCO利用KV = 150 MHz/V將頻率從5.0 GHz調諧到5.4 GHz，并且用戶將其與4.9 GHz至5.3 GHz本振混頻，則PLL看到的是VCO利用KV = 150 MHz/V將頻率從400 MHz調諧到100 MHz。 圖7顯示了ADIsimPLL仿真相位噪聲及對應的原理圖（使用ADF4002），并且指示PLL環路鎖定在100 MHz，相位噪底增幅極小。 圖7. ADIsimPLL原理圖及仿真相位噪聲，ADF4002 PLL ? 轉換環路：實測相位噪聲結果與獨立PLL 利用圖1所示配置，fOUT rms抖動測量結果小于50 fs，如表2所示。 在表2中，fREF是EVAL-CN0369-SDPZ的參考輸入，來自ADF4255-2評估板。fREF為轉換環路提供精調。本振為ADL5801-EVALZ混頻器評估板的LO，為轉換環路提供粗調。fOUT為ADL5801-EVALZ混頻器評估板的LO，為轉換環路提供粗調。fOUT為來自EVAL-CN0369-SDPZ的VCO/2 RF輸出。 表2. 圖1所示轉換環路PLL的相位噪聲 fREF (MHz) 本振(MHz) fOUT 頻率 (MHz) fOUT RMS 抖動(fs) 100.00 5300.00 5400.00 43 100.00 5200.00 5300.00 39 100.00 5100.00 5200.00 43 101.01 5100.00 5201.11 43 圖8為來自轉換環路的fOUT的相位噪聲曲線。為顯示轉換環路的精密調諧性能，圖8中使用的參考 (fREF) 輸入為101.011 MHz。 圖8中的fOUT rms抖動測量結果小于39 fs（從1 kHz積分到30 MHz）。 圖8. 轉換環路fOUT的相位圖 ? ADF4355-2用作獨立PLL來產生類似的頻率時，fOUT rms抖動測量結果在200 fs到250 fs之間，如表3所示。 對于表3所示數據，fREF 為EV-ADF4355-2SD1Z評估板的低噪聲REFIN源。fOUT為EV-ADF4355-2SD1Z的RFOUTA(+)。RFOUTA(?) 連接到一個50 Ω端接電阻。 表3. 基于ADF4355-2的獨立PLL的相位噪聲 fREF (MHz) fOUT 頻率 (MHz) fOUT RMS 抖動 (fs) 100.00 5400.00 202 100.00 5300.00 220 100.00 5200.00 243 100.00 5201.11 222 CN0369 低相位噪聲的轉換鎖相環頻率合成器 低相位噪聲的轉換鎖相環頻率合成器 CN0369 | 低相位噪聲的轉換鎖相環頻率合成器 | Analog Devices 圖1所示電路框圖是一個低相位噪聲轉換環路頻率合成器（也稱為偏移環路）。此電路將ADF4002 鎖相環 (PLL) 的較低100 MHz參考頻率轉換到5.0 GHz至5.4 GHz的較高頻率范圍，后一頻率由本振 (LO) 頻率決定。 圖1. 轉換環路頻率合成器框圖 ? 與僅采用PLL的頻率合成器相比，轉換環路頻率合成器的相位噪聲非常低 (<50 fs)。相位噪聲之所以很低，是因為ADF4002整數N分頻PLL使用的N值非常低，該N值用于控制壓控振蕩器 (VCO)。本例中，ADF4002鑒頻鑒相器 (PFD) 運行頻率為100 MHz，N = 1，所產生的相位噪聲性能不受PLL的N值限制。 CN0369

• 轉換環路頻率合成器
• 5GHz至5.4GHz RF輸出
• 低相位噪聲

(analog)