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可編程邏輯

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邏輯器件可分為兩大類 – 固定邏輯器件和可編程邏輯器件。正如其命名一樣，固定邏輯器件中的電路是永久性的，它們完成一種或一組功能 —— 一旦制造完成，就無(wú)法改變。

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可編程邏輯技術(shù)

Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載10：Spartan

Spartan-6的時(shí)鐘布線網(wǎng)絡(luò)包括由BUFGMUX驅(qū)動(dòng)的全局時(shí)鐘網(wǎng)絡(luò)和由I/O時(shí)鐘緩沖器（BUFIO2）、PLL時(shí)鐘緩沖器（BUFPLL）驅(qū)動(dòng)的I/O...

2017-02-11 標(biāo)簽：賽靈思 Xilinx 可編程邏輯 863 0

Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載9：Spartan

除了全局時(shí)鐘緩沖器外，Spartan-6還包含驅(qū)動(dòng)高速I(mǎi)/O時(shí)鐘區(qū)域的時(shí)鐘緩沖器。

2017-02-11 標(biāo)簽：賽靈思 Xilinx 可編程邏輯 1611 0

7 50T 入門(mén)級(jí)FPGA評(píng)估套件上手評(píng)測(cè)

FPGA即現(xiàn)場(chǎng)可編程門(mén)陣列，屬于可編程邏輯器件的一種。隨著工藝的進(jìn)步和EDA設(shè)計(jì)工具的不斷發(fā)展，F(xiàn)PGA的門(mén)檻（學(xué)習(xí)成本和價(jià)格成本）也越來(lái)越低，目前已經(jīng)...

2017-02-11 標(biāo)簽：FPGA Xilinx 可編程邏輯 1096 0

Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載40：Spartan

最大化【Package Pins】，如圖10-45 所示，和按鈕配合，完成對(duì)器件引腳的排序，如圖中我們將所有VREF 引腳排在一起，選中所有VREF ...

2017-02-11 標(biāo)簽：賽靈思 Xilinx 可編程邏輯 762 0

Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載39：Spartan

下面通過(guò)一個(gè)簡(jiǎn)單的實(shí)例介紹如何創(chuàng)建PlanAhead項(xiàng)目，進(jìn)行I/O規(guī)劃。

2017-02-11 標(biāo)簽：賽靈思 Xilinx 可編程邏輯 491 0

Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載38：Spartan

PlanAhead允許導(dǎo)入多種不同類型的源文件，包括HDL和NGC核。在RTL編輯器中可以打開(kāi)、編輯、開(kāi)發(fā)RTL源文件。下面我們介紹【Sources】源...

2017-02-11 標(biāo)簽：賽靈思 Xilinx 可編程邏輯 1231 0

Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載37：Spartan

這里介紹如何用PlanAhead進(jìn)行RTL代碼開(kāi)發(fā)與分析。需要說(shuō)明一點(diǎn)，本章所用的所有實(shí)例都可以在PlanAhead的安裝目錄E:\Xilinx\11....

2017-02-11 標(biāo)簽：賽靈思 Xilinx 可編程邏輯 848 0

Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載36：Spartan

PlanAhead工具是Xilinx提供的一個(gè)集成的、可視化的FPGA設(shè)計(jì)工具，它可以被應(yīng)用于FPGA設(shè)計(jì)過(guò)程中的不同階段，常見(jiàn)的應(yīng)用包括用PlanAh...

2017-02-11 標(biāo)簽：賽靈思 Xilinx 可編程邏輯 2052 0

Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載34：Spartan

ChipScope Pro內(nèi)核插入器的文件后綴名為cdc。在ISE工程中可以創(chuàng)建一個(gè)新的cdc程序，也可以在實(shí)現(xiàn)流程中激活內(nèi)核插入器。

2017-02-11 標(biāo)簽：賽靈思 Xilinx 可編程邏輯 1120 0

Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載35：Spartan

ChipScope Pro 分析工具（Analyzer tool）直接與ICON、ILA、IBA、VIO及IBERT核相連，用戶可以實(shí)時(shí)地創(chuàng)建或修改觸發(fā)條件。

2017-02-11 標(biāo)簽：賽靈思 Xilinx 可編程邏輯 1825 0

Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載33：Spartan

下面通過(guò)一個(gè)簡(jiǎn)單8位計(jì)數(shù)器的例子，了解如何在工程中添加ChipScope Pro內(nèi)核生成器的各個(gè)IP核，對(duì)FPGA內(nèi)部節(jié)點(diǎn)和邏輯進(jìn)行觀測(cè)。在該實(shí)例中，我...

2017-02-11 標(biāo)簽：賽靈思 Xilinx 可編程邏輯 915 0

Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載32：Spartan

雙擊【Xilinx Core Generator】，打開(kāi)現(xiàn)有的IP核工程項(xiàng)目或者創(chuàng)建一個(gè)新的IP核工程。

2017-02-11 標(biāo)簽：賽靈思 Xilinx 可編程邏輯 820 0

Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載31：Spartan

雙擊【Xilinx Core Generator】，打開(kāi)現(xiàn)有的IP核工程項(xiàng)目或者創(chuàng)建一個(gè)新的IP核工程。【View by function】→【Debu...

2017-02-11 標(biāo)簽：賽靈思 Xilinx 可編程邏輯 674 0

Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載30：Spartan

Xilinx針對(duì)不同類型的調(diào)試IP核，提供了不同的核生成器。本節(jié)重點(diǎn)介紹Xilinx Core Generator Tool（Xilinx IP核生成器...

2017-02-11 標(biāo)簽：賽靈思 Xilinx 可編程邏輯 958 0

Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載29：Spartan

ChipScope Pro 提供了多種不同功能的調(diào)試內(nèi)核，通常分成三類：邏輯調(diào)試內(nèi)核、誤比特率測(cè)試核和集成總線分析核。用戶根據(jù)系統(tǒng)的調(diào)試要求，應(yīng)用不同的...

2017-02-11 標(biāo)簽：賽靈思 Xilinx 可編程邏輯 826 0

Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載28：Spartan

FPGA和PCB設(shè)計(jì)人員保留一定數(shù)量FPGA引腳作為測(cè)試引腳，F(xiàn)PGA設(shè)計(jì)者在編寫(xiě)FPGA代碼時(shí)，將需要觀察的FPGA內(nèi)部信號(hào)定義為模塊的輸出，在綜合實(shí)...

2017-02-11 標(biāo)簽：賽靈思 Xilinx 可編程邏輯 791 0

Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載41：Spartan

設(shè)計(jì)者可以在【Clock Regions】窗口、【I/O Ports】窗口或者【Package Pins】窗口選擇一個(gè)或多個(gè)對(duì)象，或者單擊按鈕取消所有選...

2017-02-11 標(biāo)簽：賽靈思 Xilinx 可編程邏輯 656 0

Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載45：Spartan

本節(jié)將簡(jiǎn)單介紹在PlanAhead工具中如何應(yīng)用ChipScope核和分析工具進(jìn)行邏輯調(diào)試與驗(yàn)證。先通過(guò)一個(gè)向?qū)hipScope核插入設(shè)計(jì)中，選擇待...

2017-02-11 標(biāo)簽：賽靈思 Xilinx 可編程邏輯 886 0

Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載44：Spartan

FloorPlanning 工具是PlanAhead 的一個(gè)組成部分，用它可以對(duì)FPGA 設(shè)計(jì)進(jìn)行分析，首先找到設(shè)計(jì)中的時(shí)序問(wèn)題或者擁塞的問(wèn)題，然后再通...

2017-02-11 標(biāo)簽：賽靈思 Xilinx 可編程邏輯 802 0

Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)（基礎(chǔ)篇）連載43：Spartan

在ISE 中可以進(jìn)行時(shí)序分析，在PlanAhead 中同樣也可以進(jìn)行時(shí)序分析。下面介紹用PlanAhead 進(jìn)行時(shí)序分析的步驟。

2017-02-11 標(biāo)簽：賽靈思 Xilinx 可編程邏輯 729 0

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Protues

Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

Altium Designer

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FPGA芯片

FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門(mén)檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫(xiě)程序。
AD10

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識(shí)別

識(shí)別

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FPGA開(kāi)發(fā)板

FPGA開(kāi)發(fā)板

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FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
PCB封裝

PCB封裝

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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤(pán)的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫(huà)pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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PDN

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QuickPcb

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Artix-7

Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
VHDL代碼

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Protel 99 se

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candence

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面包板

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面包板是由于板子上有很多小插孔，專為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
AXI

AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫(xiě)數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
特性阻抗

特性阻抗

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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門(mén)組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
AD采樣

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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
驅(qū)動(dòng)電流

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Kintex-7

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
Protel DXP

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FPGA教程

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紅外觸摸屏

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