使用OSERDES發(fā)送高速串行數(shù)據(jù)

OSERDES實(shí)現(xiàn)并串轉(zhuǎn)換，只需要管發(fā)送并不需要管接收到的數(shù)據(jù)如何，所以它的操作相對(duì)于ISERDES來(lái)說(shuō)簡(jiǎn)單；

2023-06-16 標(biāo)簽：FPGA設(shè)計(jì)DDRSDR 1570 0

深入探討在FPGA設(shè)計(jì)中要避免的10大錯(cuò)誤

本文列出了FPGA設(shè)計(jì)中常見(jiàn)的十個(gè)錯(cuò)誤。我們收集了 FPGA 工程師在其設(shè)計(jì)中犯的 10 個(gè)最常見(jiàn)錯(cuò)誤，并提供了解決方案的建議和替代方案。

2023-06-01 標(biāo)簽：FPGA設(shè)計(jì)DSP技術(shù)時(shí)鐘緩沖器 1563 0

通過(guò)小腳丫FPGA核心開(kāi)發(fā)板來(lái)進(jìn)行門(mén)電路的設(shè)計(jì)

在數(shù)字電路中，門(mén)電路是最基本的構(gòu)成單位，可以說(shuō)，任何復(fù)雜的數(shù)字電路系統(tǒng)都可以通過(guò)我們耳熟能詳?shù)呐c門(mén)，非門(mén)，或門(mén)，與非門(mén)，異或門(mén)等等組合實(shí)現(xiàn)。

2023-06-20 標(biāo)簽：FPGA設(shè)計(jì)led燈MOS管 1549 0

基于FPGA創(chuàng)建一個(gè)簡(jiǎn)單的電機(jī)控制程序

FPGA 非常適合精密電機(jī)控制，在這個(gè)項(xiàng)目中，我們將創(chuàng)建一個(gè)簡(jiǎn)單的電機(jī)控制程序，在此基礎(chǔ)上可以構(gòu)建更復(fù)雜的應(yīng)用。

2023-08-11 標(biāo)簽：微控制器fpgaFPGA設(shè)計(jì) 1548 0

動(dòng)態(tài)時(shí)鐘的使用

時(shí)鐘是每個(gè) FPGA 設(shè)計(jì)的核心。如果我們正確地設(shè)計(jì)時(shí)鐘架構(gòu)、沒(méi)有 CDC 問(wèn)題并正確進(jìn)行約束設(shè)計(jì)，就可以減少與工具斗爭(zhēng)的時(shí)間。

2023-07-05 標(biāo)簽：FPGA設(shè)計(jì)寄存器CDC 1529 0

乘法器的Verilog HDL實(shí)現(xiàn)方案

兩個(gè)N位二進(jìn)制數(shù)x、y的乘積用簡(jiǎn)單的方法計(jì)算就是利用移位操作來(lái)實(shí)現(xiàn)。

2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)HDL乘法器 1524 0

賽靈思FPGA設(shè)計(jì)技巧與應(yīng)用創(chuàng)新（二）

前面的博文中已經(jīng)提到了基于Sigma-Delta ADC采樣的數(shù)據(jù)采集系統(tǒng)，并詳細(xì)說(shuō)了Sinc3抽樣濾波器的設(shè)計(jì)方法，在有詳細(xì)介紹。后來(lái)將前面的ADC也...

2017-02-11 標(biāo)簽：FPGAFPGA設(shè)計(jì)賽靈思 1487 0

FPGA設(shè)計(jì)中動(dòng)態(tài)時(shí)鐘的使用方法

時(shí)鐘是每個(gè) FPGA 設(shè)計(jì)的核心。如果我們正確地設(shè)計(jì)時(shí)鐘架構(gòu)、沒(méi)有 CDC 問(wèn)題并正確進(jìn)行約束設(shè)計(jì)，就可以減少與工具斗爭(zhēng)的時(shí)間。

2023-07-12 標(biāo)簽：FPGA設(shè)計(jì)寄存器CDC 1483 0

在大算力芯片領(lǐng)域“彎道超車(chē)”的機(jī)會(huì)

關(guān)于“彎道超車(chē)”，行業(yè)內(nèi)很多人士對(duì)此嗤之以鼻，他們認(rèn)為：做事情要腳踏實(shí)地，持之以恒，才有可能超越。

2023-08-02 標(biāo)簽：處理器電動(dòng)車(chē)FPGA設(shè)計(jì) 1483 0

如何正確使用in_system_ibert呢？

對(duì)應(yīng)的IP端口處也會(huì)出現(xiàn)相應(yīng)的端口，例如上圖選擇了2個(gè)Quad，也就是8個(gè)通道的串行收發(fā)器，那么對(duì)應(yīng)的drp接口就有8個(gè)。

2023-06-21 標(biāo)簽：收發(fā)器FPGA設(shè)計(jì)串行收發(fā)器 1456 0

VVAS調(diào)用HLS生成硬件加速器的主要流程介紹

我們以smartcam的預(yù)處理作為例子。xf_pp_pipeline的作用是將輸入圖像的格式從NV12轉(zhuǎn)換為BGR，再進(jìn)行減均值和歸一化操作。

2023-06-26 標(biāo)簽：FPGA設(shè)計(jì)計(jì)算機(jī)視覺(jué)opencv 1435 0

PCIe例程理解之用戶(hù)邏輯接收模塊仿真分析

下圖給出了反相器相位插指器的基本結(jié)構(gòu)。結(jié)構(gòu)很簡(jiǎn)單，兩個(gè)反相器陣列輸入分別接兩個(gè)時(shí)鐘，輸出直接短接在一起，數(shù)字信號(hào)控制反相器陣列選通的數(shù)目。

2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)寄存器存儲(chǔ)器 1434 0

如何設(shè)計(jì)一個(gè)參數(shù)化的數(shù)據(jù)選擇器

在FPGA設(shè)計(jì)中，大部分情況下我們都得使用到數(shù)據(jù)選擇器。并且為了設(shè)計(jì)參數(shù)化，可調(diào)，通常情況下我們需要一個(gè)參數(shù)可調(diào)的數(shù)據(jù)選擇器，比如M選1，M是可調(diào)的參數(shù)。

2023-11-20 標(biāo)簽：FPGA設(shè)計(jì)Verilog數(shù)據(jù)選擇器 1430 0

Vivado Schematic中的實(shí)線(xiàn)和虛線(xiàn)有什么區(qū)別？

Vivado Schematic中的實(shí)線(xiàn)和虛線(xiàn)有什么區(qū)別？

2023-06-16 標(biāo)簽：FPGA設(shè)計(jì)Vivado 1419 0

FPGA設(shè)計(jì)中二分法查表算法的實(shí)現(xiàn)

二分化查找算法是在軟件中廣泛應(yīng)用的一種算法，那么在FPGA的設(shè)計(jì)中是否可以用這種算法呢？什么場(chǎng)景下會(huì)可能用到這種算法呢？

2023-09-06 標(biāo)簽：fpgaFPGA設(shè)計(jì)算法 1390 0

FPGA設(shè)計(jì)中經(jīng)常犯的10個(gè)錯(cuò)誤

本文列出了FPGA設(shè)計(jì)中常見(jiàn)的十個(gè)錯(cuò)誤。我們收集了 FPGA 工程師在其設(shè)計(jì)中犯的 10 個(gè)最常見(jiàn)錯(cuò)誤，并提供了解決方案的建議和替代方案。本文假定讀者已...

2023-05-31 標(biāo)簽：fpgaFPGA設(shè)計(jì)RTL 1382 1

FPGA設(shè)計(jì)存在的4類(lèi)時(shí)序路徑

命令set_multicycle_path常用來(lái)約束放松路徑的約束。通常情況下，這種路徑具有一個(gè)典型的特征：數(shù)據(jù)多個(gè)周期翻轉(zhuǎn)一次，如下圖所示。因此，我們...

2023-09-14 標(biāo)簽：fpgaFPGA設(shè)計(jì)命令 1327 0

AMBA4—無(wú)聊的Narrow transfers介紹

AMBA總線(xiàn)無(wú)論FPGA還是ASIC，應(yīng)該都是比較常用的一組總線(xiàn)協(xié)議。

2023-06-11 標(biāo)簽：FPGA設(shè)計(jì)AMBA總線(xiàn)ASIC芯片 1316 0