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RTL在電子科學中指的是寄存器轉換級電路（Register Transfer Level）的縮寫，也叫暫存器轉移層次。

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rtl技術

Vivado 2023.2版本的新增功能

Vivado在前一段時間更新了2023.2版本，經過一段時間的使用這個版本還是很絲滑的，用起來挺舒服。

2024-01-02 標簽：IC設計仿真 RTL 3638 0

如何用RTL原語實現MUX門級映射呢？

對于前端設計人員，經常會需要一個MUX來對工作模式，數據路徑進行明確（explicit）的聲明，這個對于中后端工程師下約束也很重要。這里介紹一種巧用的R...

2023-12-14 標簽：HDL RTL Mux 1596 0

在SpinalHDL里在頂層一鍵優化Stream/Flow代碼生成

? ? 在SpinalHDL里在頂層一鍵優化代碼中Stream/Flow代碼生成的payload，fragment。難看的代碼 ? ????來看一段代...

2023-12-14 標簽：HDL RTL 代碼 755 0

如何使用SystemC做RTL和C/C++的聯合仿真呢？

當FPGA開發者需要做RTL和C/C++聯合仿真的時候，一些常用的方法包括使用MicroBlaze軟核，或者使用QEMU仿真ZYNQ的PS部分。

2023-12-13 標簽：VHDL語言 RTL C++語言 1409 0

介紹一種通過SystemC做RTL/C/C++聯合仿真的方法

當FPGA開發者需要做RTL和C/C++聯合仿真的時候，一些常用的方法包括使用MicroBlaze軟核，或者使用QEMU仿真ZYNQ的PS部分。

2023-12-13 標簽：fpga 仿真 RTL 2437 0

RTL仿真中X態行為的傳播—從xprop說起

在使用VCS進行仿真時，工程師們常常會面對一個極為重要且充滿挑戰的問題——X態傳播行為。

2023-12-04 標簽：仿真器 VHDL語言 RTL 3165 0

什么是自動時鐘門控結構呢？關于自動時鐘門控的解析

每次作為面試官問一些RTL功耗優化的問題時候，都會希望聽到一個答案：優化了RTL的clk-gating比例。

2023-12-04 標簽：寄存器 RTL 觸發器 1479 0

講一講芯片設計中的verilog是什么

相信不少人都聽過verilog這個詞，今天我就想講一講我所理解的verilog是什么。

2023-12-04 標簽：寄存器芯片設計 Verilog 1263 0

復位保護電路如何進行復位保護？

復位保護電路，是在系統進行復位的過程中對接口進行硬性邏輯保護，避免毛刺和錯誤對周圍系統產生影響的模塊。

2023-12-04 標簽：保護電路寄存器 RTL 922 0

Standard cell是怎么應用到我們的后端設計中的呢？

Standard cell，標準單元，或者簡稱cell，可以說是數字芯片后端最基本的概念之一了，甚至可能沒有接觸過后端的同學也有所耳聞？

2023-12-04 標簽：晶體管門電路 RTL 1148 0

UVM環境的看門狗怎么沒看住超時了？

uvm驗證環境里一般通過objection機制來控制仿真的結束，不過在機制之外，有時還需要通過看門狗來watchdog避免仿真環境掛死，watchdog...

2023-12-04 標簽：看門狗 RTL UVM 1248 0

環境wait了一次為啥執行了兩次？

副標題 —— 驗證環境中bus.mon.sig與@bus.mon同時使用的反面案例哈哈哈。這個bug是在是過于經典了所以每過一段時間我就會拿出來跟人聊聊...

2023-12-04 標簽：RTL VLD 379 0

force之后，采樣時怎么沒生效呢？

經過遠程的事故回放，可以說情況是非常明確的，這個代碼的互連結構就是這么個典型結構

2023-12-04 標簽：模擬電路 SST RTL 730 0

數字前端生存指南—RTL

在數字前端領域，RTL幾乎與“設計代碼”概念相同。

2023-12-04 標簽：寄存器 EDA工具 RTL 8936 0

帶skew的時序計算基礎分析

組合邏輯的延遲Tc，從FF1/CK到FF1/Q的延遲為Tq，定義Treal = Tq + Tc，從建立時間和保持時間這兩個標準去考察Treal。

2023-12-01 標簽：RTL 觸發器時序分析 1252 0

聊聊芯片設計有哪些活要做？

芯片設計這個行當，從大的方面講，主要分模擬和數字兩大塊，而每大塊又分前端和后端，我想大部分同學對這個肯定是非常清楚的，下面就數字電路聊聊芯片設計的一些事...

2023-11-25 標簽：寄存器芯片設計 RTL 1099 0

X態是什么？X態有什么危害？如何避免X態的產生？X態怎么處理？

Verilog 和 SV 定義了四種邏輯狀態：0，1，Z 及 X

2023-11-15 標簽：仿真器 vhdl 鎖存器 3905 0

聊聊例化寄存器型的RTL編碼設計

邏輯和互聯更加清晰，更接近于底層電路實現對工具友好。同時我的習慣是用xx_d、xx_q、xx_en來命名信號，那么在寫邏輯時，代碼中用到了xx_q我就會...

2023-11-10 標簽：寄存器芯片設計 RTL 962 0

數字IC前端設計+后端設計流程實現

RTL 設計** ：芯片功能設計。硬件描述語言如 Verilog、VHDL、SystemVerilog。

2023-11-08 標簽：緩沖器 IC設計 EDA工具 5151 0

HLS中組合電路對設計的影響

該項目通過一個示例演示了 HLS 中組合電路對設計的影響。

2023-11-03 標簽：邏輯電路 asic RTL 836 0

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