近年來，有關將CMOS工藝在射頻（RF）技術中應用的可能性的研究大量增多。深亞微米技術允許CMOS電路的工作頻率超過1GHz，這無疑推動了集成CMOS射頻電路的發展。目前，幾個研究組已利用標準的CMOS工藝開發出高性能的下變頻器、低相位噪聲壓控振蕩器（VCO）和雙模數預分頻器（prescaler）。這些研究表明，在無須增加額外器件或進行調整的條件下，可以設計出完全集成的接收器和VCO電路。低噪聲放大器、上行轉換器、合成器和功率放大器的深入研究，將可能設計出電信應用的完全集成收發器CMOS 射頻電路。

無線通信及其應用技術的迅猛發展，很大程度上得益于無線通信中的數字編碼和數字信號處理技術的引入。數字技術發展是高性能低成本CMOS技術發展的結果，因為CMOS技術使得在單塊裸片上集成大量的數字功能成為可能。這樣，利用先進的調制技術、復雜的解調算法，以及高質量的錯誤檢測和糾錯系統，其結果是產生了高性能無損耗的數字通信信道。

目前，數字技術發展以及無線市場的高速增長已經極大地改變了模擬收發器前端設備。前端設備是天線與無線收發器的數字調制解調器之間的接口，前端設備必須檢測頻率高達1GHz至2GHz微伏級的微弱信號。同時，還必須以相同的高頻率發射功率在2W左右的信號。因此，這需要能在天線和A/D轉換以及數字信號處理之間轉換頻帶的高性能模擬電路，如濾波器、放大器和混頻器。低成本和低功耗要求使得模擬前端設備成為未來射頻設計的瓶頸，集成度的進一步提高將顯著降低裸片大小、成本和功耗。在過去幾年中，已經提出了許多進一步增強接收器、發送器和合成器集成度的不同技術。

在進一步提升集成度的同時，研究人員也力圖采用CMOS工藝集成射頻電路。雖然CMOS技術主要應用于數字電路的集成，但如果能在高性能模擬電路中應用CMOS技術，將使性能得到很大提高，其優勢將更為明顯：可在單塊芯片上集成完整的收發器系統，即同一裸片上既集成模擬前端器件，又集成數字解調器。這種需求只能利用CMOS或BiCMOS工藝實現，BiCMOS工藝能提高模擬設計的性能，但成本也相應提高，這不僅因為單位面積的成本增加，而且需要為數字電路部分預留更大的芯片空間。隨著在CMOS工藝上的投資遠遠超出雙極性器件，普通CMOS工藝將逐步消除BiCMOS器件與采用深亞微米CMOS工藝的NMOS器件，甚至消除采用相同BiCMOS工藝的NMOS器件之間的性能差異。NMOS器件的ft參數將逐漸接近NPN器件的ft。

盡管多年前就展開了一些有關采用CMOS工藝的射頻設計研究，但直到最近幾年人們才真正關注實現該技術的可能性。目前，業界有幾個研究組正從事該主題的研究。由于雙極性器件固有的特性優于CMOS器件，因此一些研究人員認為射頻CMOS只適用于具有較低性能標準，如ISM等低性能系統，或者可以通過改進CMOS工藝，如蝕刻電感器下面的基底來提高其性能。射頻CMOS技術將可能采用普通的深亞微米工藝對高性能應用，如GSM、DECT和DCS1800中的收發器進行完全集成。

CMOS技術

出于對技術標準的不斷提高以及實現更高集成度DSP電路的考慮，亞微米技術目前已被視為標準的CMOS技術。該技術的發展趨勢甚至向深亞微米技術發展，如規格為0.1微米或更小的晶體管。而Ft接近100GHz的晶體管最近也出現在0.1微米的深亞微米工藝中。

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然而，晶體管中的寄生電容，包括柵極-漏極交迭電容（gate-drain overlap capacitance）和漏極-體結電容（drain-bulk junction capacitance）延緩了深亞微米技術的發展。圖1比較了不同技術的ft和fmax值，這清晰地說明了上述結論。與ft相比，fmax更為重要，因為fmax反映了實際配置中晶體管的速率極限。如圖中所示，雖然ft快速增加，但對于實際的電路設計（fmax），速度的提高卻并不大。
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最后，在最近的集成CMOS射頻電路中很清晰地看到，不僅CMOS技術本身成為了制約因素，封裝也同樣如此。由于射頻信號最終將來源于芯片，而且由于射頻天線信號必須進入芯片，因此任何與ESD保護網絡相連的PCB、封裝引腳寄生電容將極大地影響，或使射頻信號惡化。
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接收器拓撲結構

超外差（heterodyne）或中頻接收器是最常用的接收器拓撲結構。在中頻接收器中，期望信號將下變頻到相對較高的中頻頻率。采用高質量的無源帶通濾波器可防止鏡像信號在中頻頻率上與期望信號發生交迭。通過利用中頻接收器拓撲結構，尤其是當采用多個中頻級時可以實現極高的接收器性能。
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