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可替代晶振的PLL時(shí)鐘產(chǎn)生電路
- 時(shí)鐘產(chǎn)生電路(6438)
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2024-03-21 08:15:29
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2024-03-18 06:36:45
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2024-03-12 07:16:28
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2024-03-06 17:22:17
晶振頻差不一樣，可以替換嗎？
,而實(shí)際的產(chǎn)品誤差值會(huì)更小。晶發(fā)電子實(shí)際測(cè)試數(shù)據(jù)顯示，行業(yè)標(biāo)準(zhǔn)為±30ppm，我司產(chǎn)晶振可實(shí)現(xiàn)±5ppm。
·溫度頻差
在不同的溫度范圍(-2070℃普通級(jí)/民用級(jí)晶振；-4085℃工業(yè)級(jí)晶振；-55
2024-03-04 13:48:39
晶振的外接電容值選擇不當(dāng)，會(huì)對(duì)電路產(chǎn)生什么影響？
如果晶振的外接電容值選擇不當(dāng)，可能會(huì)對(duì)電路產(chǎn)生以下影響 ：
1.頻率穩(wěn)定性： 電容值過小可能導(dǎo)致頻率穩(wěn)定性下降，容易受到外界因素的干擾。電容值過大可能會(huì)使頻率偏離標(biāo)稱值。
2.起振問題： 電容值
2024-03-04 11:33:16
從事硬件開發(fā)，如何高效采購晶振？答案一目了然 #電子愛好者 #電子元器件 #晶振 #有源晶振 #揚(yáng)興科技
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可否直接使用LVPECL輸出的有源晶振交流耦合至AD的時(shí)鐘引腳？
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由于不希望增加時(shí)鐘管理芯片增加成本，可否直接使用低抖動(dòng)的有源晶振 2v5/3v3的輸出如圖連接？
或者 ，可否直接使用LVPECL輸出的有源晶振交流耦合至AD的時(shí)鐘引腳？
2023-12-22 06:29:38
同步時(shí)兩片AD2S1210需采用同一個(gè)晶振，有源晶振與無源晶振會(huì)有影響嗎？
AD2S1210需采用同一個(gè)晶振，有源晶振與無源晶振會(huì)有影響嗎？
2、兩片ad2s1210（粗機(jī)與精機(jī)）數(shù)據(jù)讀取是先后對(duì)于數(shù)值的正確有影響嗎？
3、就是下面這個(gè)電路（附件中）通過SPI總線讀取數(shù)據(jù)的接法正確嗎？
謝謝！
2023-12-22 06:23:59
請(qǐng)問FPGA PLL產(chǎn)生的時(shí)鐘信號(hào)和AD9779A的數(shù)據(jù)時(shí)鐘信號(hào)的相位關(guān)系？
你們好，
我們正在使用AD9779A進(jìn)行設(shè)計(jì)，有如下疑問：
（1） 使用AD9779A的數(shù)據(jù)時(shí)鐘信號(hào)（DATACLK）作為FPGA內(nèi)部PLL的參考時(shí)鐘，再用FPGA PLL產(chǎn)生的時(shí)鐘信號(hào)把數(shù)據(jù)
2023-12-20 07:12:27
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附件中是ADAS1000-3外圍電路部分。
2023-12-19 06:12:05
AD7760的主時(shí)鐘輸入是用晶振還是FPGA產(chǎn)生的脈沖？
以下問題：（三個(gè)AD7760同步采集信號(hào)）
1、AD7760的主時(shí)鐘輸入是用晶振還是FPGA產(chǎn)生的脈沖，（目前，我們用FPGA產(chǎn)生的時(shí)鐘）
2、每個(gè)AD7760的主時(shí)鐘共用一個(gè)緩沖器
2023-12-15 07:37:21
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2023-12-14 09:19:08
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并聯(lián)電阻可以調(diào)節(jié)晶振電路的頻率。當(dāng)并聯(lián)電阻的值發(fā)生變化
2023-12-13 09:38:27
請(qǐng)問AD9956如果選擇直接用外部晶振時(shí)鐘，對(duì)晶振的頻率有要求嗎？
請(qǐng)問AD9956如果選擇直接用外部晶振時(shí)鐘，對(duì)晶振的頻率有要求嗎？一定要400M，還是只要不超過400M就可以，比如20M。謝謝！
2023-12-13 08:55:39
AD7768用無源晶振的時(shí)候晶振無法起振是為什么？
我在使用AD7768的過程中，clk_sel拉高，使用外部晶振或者LVDS，使用LVDS的時(shí)候采樣正常，但是用無源晶振的時(shí)候晶振無法起振，是不是除了clk_sel拉高之外還需要什么設(shè)置才會(huì)使用外部晶振
2023-12-11 08:22:54
使用AD7175-2芯片是外部晶振沒有起震，是不是軟件配置一下才行？
你好，請(qǐng)問一下在使用AD7175-2芯片是外部晶振沒有起震，是不是軟件配置一下才行？
這個(gè)是我查到的芯片接口圖：
這個(gè)芯片有內(nèi)部時(shí)鐘源和外部時(shí)鐘源兩種配置。
這個(gè)是時(shí)鐘寄存器配置
2023-12-11 08:21:11
AD2S1210時(shí)鐘輸入采用8.192MHZ的有源晶振，選擇晶振時(shí)對(duì)有源晶振的功率有什么要求？
設(shè)計(jì)時(shí)，AD2S1210的時(shí)鐘輸入采用8.192MHZ的有源晶振，選擇晶振時(shí)對(duì)有源晶振的功率有什么要求？？？一個(gè)有源晶振能不能給兩個(gè)AD2S1210芯片提供時(shí)鐘輸入？？？感謝！
2023-12-07 07:07:43
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2023-12-06 07:45:51
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使用外部無源晶振作為時(shí)鐘信號(hào)輸入，在晶振引腳測(cè)量不到振蕩波型，ref_CLK 和*REF_CLK引腳電壓為1.1V，SYNC_CLK也無時(shí)鐘波形，這是電路設(shè)計(jì)圖，請(qǐng)看看有什么問題？這個(gè)是各個(gè)引腳的電平高低（使用的是線性通信）
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求助，關(guān)于AD9910 PLL倍頻問題求解
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2023-11-27 08:04:33
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是什么工業(yè)PDA？為什么要用到溫補(bǔ)晶振？#電子 #晶振 #電子元件 #YXC晶振 #揚(yáng)興科技
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可編程晶振詳解「工作原理、結(jié)構(gòu)、特點(diǎn)、應(yīng)用」
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二、可編程晶振的結(jié)構(gòu)主要有以下幾個(gè)部分：
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2023-10-14 17:38:14
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時(shí)鐘發(fā)生器由哪些部分組成？鎖相環(huán)pll的特點(diǎn)是什么？如何用硬件配置pll? 時(shí)鐘發(fā)生器是指通過特定的電路設(shè)計(jì)產(chǎn)生適合各種電子設(shè)備使用的時(shí)鐘信號(hào)的器件。時(shí)鐘發(fā)生器由多個(gè)部分組成，其中最核心的是鎖相環(huán)
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利用千兆位收發(fā)器和相關(guān)PLL中的功能來替代VCXO電路
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常用的振蕩器包括晶體振蕩器、RC振蕩器和串?dāng)_鎖相環(huán)（PLL
2023-08-24 15:40:108076
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STM32F407VGT6低速晶振不起振的問題，請(qǐng)問低速晶振電路需要注意哪些點(diǎn)呢？
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2023-08-07 08:52:11
常見的時(shí)鐘產(chǎn)生電路有哪些 PLL/DLL電路的優(yōu)缺點(diǎn)
雙沿時(shí)鐘使得原本一個(gè)周期輸出/輸入一個(gè)數(shù)據(jù)的架構(gòu)，改變?yōu)橐粋€(gè)周期輸出/輸入兩個(gè)數(shù)據(jù)，這樣在不升高時(shí)鐘頻率的前提下，提升了信號(hào)的吞吐率，從而帶來「性能的提升」。
2023-08-05 09:50:512625
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如何建立一個(gè)簡單的PLL電路
本實(shí)驗(yàn)活動(dòng)介紹鎖相環(huán)(PLL)。PLL電路有一些重要的應(yīng)用，例如信號(hào)調(diào)制/解調(diào)（主要是頻率和相位調(diào)制）、同步、時(shí)鐘和數(shù)據(jù)恢復(fù)，以及倍頻和頻率合成。在這項(xiàng)實(shí)驗(yàn)中，您將建立一個(gè)簡單的PLL電路，讓您對(duì)PLL操作有基本的了解。
2023-07-10 10:22:24789
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NUC029使用外部晶振無法起振是為什么？
使用內(nèi)部晶振程序是可以跑起來的，但是使用外部晶振，程序一直在等待，請(qǐng)問這是什么原因？（晶振使用的是12M無源晶振，不知道是不是有源無源的問題）
void SYS_Init(void
2023-06-15 08:55:30
關(guān)于內(nèi)核時(shí)鐘配置函數(shù)的相關(guān)疑問求解
外部晶振是否正常運(yùn)行，如果正常運(yùn)行設(shè)置到外部晶振，然后設(shè)置PLL為50MHz,
如果晶振沒有正常運(yùn)行設(shè)置PLL時(shí)鐘源為HIRC，同樣設(shè)置PLL到50MHz
然后再將HCLK設(shè)置到PLL上去。
2023-06-15 06:17:09
晶振匹配電容的問題
我有一塊STM32U575的板子，沒焊外部高速晶振，本來上面標(biāo)著16兆晶振，四個(gè)腳的，我在淘寶上買了一些32M的晶振。
淘寶上寫著匹配晶振8pF,我忘買了，搞了兩個(gè)4.7pF的晶振，用STM32CubeMX生成代碼，就是讓一個(gè)燈閃。
可是燈一直不閃。我想會(huì)不會(huì)是匹配晶振的原因。請(qǐng)高手指教，謝謝！
2023-06-02 16:42:20
S32K3在ESD測(cè)試時(shí)保持運(yùn)行，PLL_LOL時(shí)cpu時(shí)鐘可以切換到FIRC嗎？
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我們需要 S32K3 在 ESD 測(cè)試時(shí)保持運(yùn)行。PLL_LOL 時(shí) cpu 時(shí)鐘可以切換到 FIRC 嗎？
2023-05-30 06:49:01
能否使用10M有源時(shí)鐘替換24M外部晶振？
我這邊的應(yīng)用對(duì)MCU的時(shí)鐘有要求，無法使用24M的晶振，只能提供一個(gè)10M的有源時(shí)鐘。芯片手冊(cè)中沒有規(guī)定外部時(shí)鐘的最大值和最小值，只是寫了一個(gè)典型值24M。用戶手冊(cè)中提到了有幾個(gè)模塊是直接使用的外部時(shí)鐘，像vad、ptmr、usb等。請(qǐng)問能否用10M有源時(shí)鐘替換24M晶振？
2023-05-26 06:26:07
【CW32飯盒派開發(fā)板試用體驗(yàn)】- 外部時(shí)鐘配置
學(xué)習(xí)下配置開發(fā)板的外部時(shí)鐘。
一、時(shí)鐘配置
開發(fā)板上使用的外部晶振是8M，配置PLL到64MHz系統(tǒng)時(shí)鐘。
1.1、開發(fā)板上的外部晶振
1.2、系統(tǒng)內(nèi)部時(shí)鐘圖
二、代碼
配置外部時(shí)鐘程序代碼
2023-05-11 11:35:34
在Proteus仿真中，單片機(jī)不接晶振和復(fù)位電路，是默認(rèn)為最小系統(tǒng)電路嗎？
在Proteus仿真中，單片機(jī)不接晶振和復(fù)位電路，是默認(rèn)為最小系統(tǒng)電路嗎？
2023-04-24 17:38:27
IP CORE 之 PLL- ISE 操作工具
開發(fā)板外部擴(kuò)展針，輸出頻率為100MHz和頻率為10Mhz的方波，并利用示波器進(jìn)行測(cè)量。設(shè)計(jì)分析開發(fā)板的晶振為50MHz，F(xiàn)PGA內(nèi)部嵌入有PLL模塊。使用PLL模塊可以方便快速的產(chǎn)生100MHz
2023-04-06 16:04:21
用單片機(jī)的晶振電路產(chǎn)生信號(hào)和555計(jì)時(shí)器產(chǎn)生信號(hào)哪個(gè)更好呢？
用單片機(jī)的晶振電路產(chǎn)生信號(hào)和555計(jì)時(shí)器產(chǎn)生信號(hào)哪個(gè)更好呢？請(qǐng)說明理由
2023-04-04 16:29:43
工商網(wǎng)監(jiān)
評(píng)論