目前高清電視的分辨率大多不為電腦顯卡所支持，傳統的電腦軟件測試方法無法滿足個體用戶對顯示屏質量的測試需求。為解決此問題，本文設計了一款價格低、使用靈活、體積小巧的便攜式多分辨率LCD圖樣發生器，可以為實驗室人員和消費者提供逐點檢測高清液晶屏的機會。
1 LCD檢測項目及樣圖
1.1 檢測項目
(1)壞點檢測
壞點主要有亮點、暗點兩種。質量上乘的液晶顯示器要求在全黑圖樣下無亮點，在全白圖樣下各點亮度均勻，暗點數目小于3個而且不能出現相鄰壞點。本產品壞點檢測圖樣為純色背景。
(2)對比度
對比度就是把白色信號在100%和0%的飽和度相減，再除以用光照度Lux(即勒克斯，每平方米的流明值)為計量單位下0%的白色值所得到的數值[1](0%的白色信號實際上就是黑色)。較高的對比度對應著顯示圖像的高銳度，能帶來更豐富的色彩層次感。本產品對比對檢測圖樣為灰度條。
(3)色彩
豐富、逼真的色彩顯示是LCD的一大特色，而色彩的顯示準確程度也是屏幕質量的衡量標準之一。本產品選用彩條圖樣來檢測。
(4)分辨率
高分辨率的屏幕能顯示更加精細的畫面。但是屏幕實際的顯示能力還要接受儀器的檢驗。本產品用黑白密紋圖樣來檢測屏幕的水平分辨率和垂直分辨率是否真實，并檢測色偏現象的發生。
(5)響應速度
響應時間決定了顯示器每秒所能顯示的畫面幀數，更快的響應速度是為更優質的連續畫面顯示提供硬件的基礎。本產品將用瞬變圖和移動方塊圖樣來定性檢測屏幕響應速度。
1.2 檢測樣圖
檢測樣圖如圖1所示。
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2 系統設計
本文使用Altera公司型號為EP3C16F484C6的FPGA芯片和DE0開發平臺。設計的環節包括軟件設計、設計綜合、仿真驗證、下載驗證。采用的軟件工具為QuartusⅡ9.1，描述語言為VerilogHDL。本設計支持三種常用的顯示分辨率：各類液晶顯示器通用的640×480@60 Hz、4：3屏幕的高分辨率模式1 280×1 024@60 Hz、16：9高清模式1 920×1 080@60 Hz。每種分辨率下，都支持七種檢測圖樣的VGA顯示。在產品外形的設計上，以簡潔、實用為基本要求，旨在節約成本的同時提供給用戶便捷的操作體驗。
2.1 系統結構與外形設計
圖2是LCD屏檢測儀的系統結構圖，系統功能主要由核心器件FPGA實現。
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2.2 系統模塊
從圖2可以看到，本系統主要包括時鐘信號發生模塊、VGA同步信號產生模塊、VGA顯示控制模塊、外部輸入處理模塊和工作模式顯示模塊。時鐘發生模塊用于產生不同分辨率下掃描所需的像素時鐘;VGA同步信號產生模塊用于產生輸出的行同步、幀同步信號;VGA顯示控制模塊根據外部的輸入來控制VGA顯示數據的輸出，從而產生特定的檢測圖樣;接口方面的外部輸入處理模塊則負責按鍵的消抖和顯示模式的譯碼工作。工作模式顯示模塊用于向用戶指示產品當前的工作狀態。
3 系統功能實現
3.1 VGA時序說明
本系統需要由VGA輸出的信號包括：行同步信號(HSYNC)、場(幀)同步信號(VSYNC)、RGB數據信號(模擬值)。其中至關重要的是行、場同步信號，只有正確地輸出與分辨率相應的同步信號，才能準確、穩定地在LCD上顯示檢測圖樣。根據VGA視頻傳輸標準，屏幕著色從左上角開始，從左到右、從上到下逐行掃描，每行掃描結束后都要由行同步信號實現顯示器的行同步，每一幀的掃描結束后都要由場同步信號實現場同步。視頻電子標準協會(VESA)對顯示器時序做了規范，行時序和場時序都要包括同步脈沖(Sync)、顯示后沿(Back Porch)、顯示區(Display Interval)和顯示前沿(Front Porch)四個部分。VGA工業標準還規定了同步信號的負極性，即同步脈沖信號為低電平[2]。
表1、表2分別是VGA行、場時序寬度分配[3]，圖4是同步信號時序示意圖。
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特別需要注意的是，行同步信號各階段持續時長的單位是像素時鐘周期，而場同步信號各階段持續時長的單位為行時鐘周期(線)，即掃描一行的時間長度。
3.2 像素時鐘的產生
由于高分辨率模式所需的像素時鐘往往都大于100 MHz，不能由開發板自帶的晶振分頻產生，所以在設計中采用了Quartus中Tool->MegaWizard Plug-In Manager產生 IP核中的ALTPLL模塊，實現數字鎖相環PLL，將50 MHz的原始時鐘信號轉變為穩定的高頻像素時鐘。
3.3 VGA行場同步信號發生
下面是本設計中VGA同步信號產生的VerilogHDL描述：
reg [11：0] h_cnt， v_cnt;
always @(posedge clk_pix or negedge rst_n)
if(!rst_n)
h_cnt <= 0;
else if(h_cnt == H_TOTAL)
//scanning of one line finished
h_cnt <= 0;
else
h_cnt <= h_cnt + 1'b1;
always @(posedge clk_pix or negedge rst_n)
if(!rst_n)
v_cnt <= 0;
else if(h_cnt == H_TOTAL)
if(v_cnt == V_TOTAL)
//scanning of one frame finished
v_cnt <= 0;
else
v_cnt <= v_cnt + 1'b1;
assign VGA_VS=(v_cnt>=0 && v_cnt
assign VGA_HS=(h_cnt>=0 && h_cnt
3.4 檢測樣圖信號的產生
由于檢測圖樣多為有規律的色塊，在圖樣產生過程中可以充分利用位運算來提高信號產生的速度，減少對存儲單元的依賴。
3.5 仿真結果
本設計采用ModelSim專業仿真軟件進行仿真。對于PLL模塊，由于SE版本的ModelSim不支持Quartus II內置IP核，可以在Quartus II內獨立仿真;對于其他模塊，建立testbench.v測試文件，在ModelSim中新建項目進行編譯、仿真。
仿真圖中，clk是晶振產生的50 MHz時鐘;rst_n是低電平有效清零輸入;VGA_HS、VGA_VS分別為行同步、場同步信號;ready_sig為有效顯示區指示信號;frame_sig為幀脈沖，每幀結束時產生一個高脈沖;x_addr、y_addr為當前掃描像素的坐標。
4 實際測試效果
由于VGA有著較為廣泛的使用，所以本設計的圖樣輸出接口設計成VGA模擬信號的輸出。若要進一步改進本文高分辨率LCD屏檢測儀的設計，可以考慮增加HDMI和YPbPr多端子的輸出，并進一步擴大檢測分辨率范圍，從而保證檢測儀能適應更多LCD屏的檢測。