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MOS與非門或非門構(gòu)成原理

2019年06月25日 14:21 陳翠 作者: 用戶評(píng)論(0

  與非門

  與非門(英語:NANDgate)是數(shù)字邏輯中實(shí)現(xiàn)邏輯與非的邏輯門,功能見左側(cè)真值表。若當(dāng)輸入均為高電平(1),則輸出為低電平(0);若輸入中至少有一個(gè)為低電平(0),則輸出為高電平(1)。與非門是一種通用的邏輯門,因?yàn)槿魏尾紶柡瘮?shù)都能用與非門實(shí)現(xiàn)。

  與非門工作原理

    與非門    與非門(英語:NANDgate)是數(shù)字邏輯中實(shí)現(xiàn)邏輯與非的邏輯門,功能見左側(cè)真值表。若當(dāng)輸入均為高電平(1),則輸出為低電平(0);若輸入中至少有一個(gè)為低電平(0),則輸出為高電平(1)。與非門是一種通用的邏輯門,因?yàn)槿魏尾紶柡瘮?shù)都能用與非門實(shí)現(xiàn)。    與非門工作原理    8    ①、A、B輸入均為低電平時(shí),1、2管導(dǎo)通,3、4管截止,C端電壓與VDD一致,輸出高電平。    ②、A輸入高電平,B輸入低電平時(shí),1、3管導(dǎo)通,2、4管截止,C端電位與1管的漏極保持一致,輸出高電平。    ③、A輸入低電平,B輸入高電平時(shí),情況與②類似,亦輸出高電平。    ④、A、B輸入均為高電平時(shí),1、2管截止,3、4管導(dǎo)通,C端電壓與地一致,輸出低電平。    或非門    或非門(英語:NORgate)是數(shù)字邏輯中實(shí)現(xiàn)邏輯或非的邏輯門,功能見右側(cè)真值表。若輸入均為低電平(0),則輸出為高電平(1);若輸入中至少有一個(gè)為高電平(1),則輸出為低電平(0)。或非是邏輯或加邏輯非得到的結(jié)果。或非是一種具有函數(shù)完備性的運(yùn)算,因此其他任何邏輯函數(shù)都能用或非門實(shí)現(xiàn)    或非門工作原理    9    ①、A、B輸入均為低電平時(shí),1、2管導(dǎo)通,3、4管截止,C端電壓與VDD一致,輸出高電平。    ②、A輸入高電平,B輸入低電平時(shí),1、4管導(dǎo)通,2、3管截止,C端輸出低電平。    ③、A輸入低電平,B輸入高電平時(shí),情況與②類似,亦輸出低電平。    ④、A、B輸入均為高電平時(shí),1、2管截止,3、4管導(dǎo)通,C端電壓與地一致,輸出低電平。

  ①、A、B輸入均為低電平時(shí),1、2管導(dǎo)通,3、4管截止,C端電壓與VDD一致,輸出高電平。

  ②、A輸入高電平,B輸入低電平時(shí),1、3管導(dǎo)通,2、4管截止,C端電位與1管的漏極保持一致,輸出高電平。

  ③、A輸入低電平,B輸入高電平時(shí),情況與②類似,亦輸出高電平。

  ④、A、B輸入均為高電平時(shí),1、2管截止,3、4管導(dǎo)通,C端電壓與地一致,輸出低電平。

  或非門

  或非門(英語:NORgate)是數(shù)字邏輯中實(shí)現(xiàn)邏輯或非的邏輯門,功能見右側(cè)真值表。若輸入均為低電平(0),則輸出為高電平(1);若輸入中至少有一個(gè)為高電平(1),則輸出為低電平(0)。或非是邏輯或加邏輯非得到的結(jié)果。或非是一種具有函數(shù)完備性的運(yùn)算,因此其他任何邏輯函數(shù)都能用或非門實(shí)現(xiàn)

  或非門工作原理

    與非門    與非門(英語:NANDgate)是數(shù)字邏輯中實(shí)現(xiàn)邏輯與非的邏輯門,功能見左側(cè)真值表。若當(dāng)輸入均為高電平(1),則輸出為低電平(0);若輸入中至少有一個(gè)為低電平(0),則輸出為高電平(1)。與非門是一種通用的邏輯門,因?yàn)槿魏尾紶柡瘮?shù)都能用與非門實(shí)現(xiàn)。    與非門工作原理    8    ①、A、B輸入均為低電平時(shí),1、2管導(dǎo)通,3、4管截止,C端電壓與VDD一致,輸出高電平。    ②、A輸入高電平,B輸入低電平時(shí),1、3管導(dǎo)通,2、4管截止,C端電位與1管的漏極保持一致,輸出高電平。    ③、A輸入低電平,B輸入高電平時(shí),情況與②類似,亦輸出高電平。    ④、A、B輸入均為高電平時(shí),1、2管截止,3、4管導(dǎo)通,C端電壓與地一致,輸出低電平。    或非門    或非門(英語:NORgate)是數(shù)字邏輯中實(shí)現(xiàn)邏輯或非的邏輯門,功能見右側(cè)真值表。若輸入均為低電平(0),則輸出為高電平(1);若輸入中至少有一個(gè)為高電平(1),則輸出為低電平(0)。或非是邏輯或加邏輯非得到的結(jié)果。或非是一種具有函數(shù)完備性的運(yùn)算,因此其他任何邏輯函數(shù)都能用或非門實(shí)現(xiàn)    或非門工作原理    9    ①、A、B輸入均為低電平時(shí),1、2管導(dǎo)通,3、4管截止,C端電壓與VDD一致,輸出高電平。    ②、A輸入高電平,B輸入低電平時(shí),1、4管導(dǎo)通,2、3管截止,C端輸出低電平。    ③、A輸入低電平,B輸入高電平時(shí),情況與②類似,亦輸出低電平。    ④、A、B輸入均為高電平時(shí),1、2管截止,3、4管導(dǎo)通,C端電壓與地一致,輸出低電平。

  ①、A、B輸入均為低電平時(shí),1、2管導(dǎo)通,3、4管截止,C端電壓與VDD一致,輸出高電平。

  ②、A輸入高電平,B輸入低電平時(shí),1、4管導(dǎo)通,2、3管截止,C端輸出低電平。

  ③、A輸入低電平,B輸入高電平時(shí),情況與②類似,亦輸出低電平。

  ④、A、B輸入均為高電平時(shí),1、2管截止,3、4管導(dǎo)通,C端電壓與地一致,輸出低電平。

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( 發(fā)表人:陳翠 )

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