74ls273應(yīng)用電路二
89C51及74LS273、74LS244組成的單片機(jī)系統(tǒng)功能實(shí)現(xiàn)
（1）編寫顯示程序，顯示“123456”。
（2）編寫主程序，功能為：當(dāng)有鍵按下（0~7號）時，都顯示鍵號； 無鍵按下，保持原有顯示狀態(tài)。
74ls273應(yīng)用電路三
下圖采用74LS273實(shí)現(xiàn)端口擴(kuò)展，P2.1與WR信號組成鎖存信號，具體電路連接如圖所示。
74ls273應(yīng)用電路四
74ls273應(yīng)用電路五
數(shù)據(jù)接收電路就是要在正確的時序上將所需的數(shù)據(jù)進(jìn)行提取，還要實(shí)現(xiàn)將電路工作狀態(tài)傳送回總線，以便總線決定是否發(fā)送下組數(shù)據(jù)的功能。由于PC104總線最高支持約8 MHz的時鐘頻率，而受控設(shè)備所需的2FSK信號頻率為幾千赫茲，因此這里只用8位數(shù)據(jù)總線就完全能夠滿足要求。
總線接收電路如圖2所示。其中SD0～SD9，SA0～SA9是從總線發(fā)來的數(shù)據(jù)、地址信號，SELO～SEL3為分路選擇信號，ANSWER0～ANSWER3為FPGA的狀態(tài)返回信號，由于總線速度要比2FSK輸出速度高得多，因此，總線要對FPGA數(shù)據(jù)緩存器是否為空進(jìn)行查詢，當(dāng)FPGA沒有完成數(shù)據(jù)轉(zhuǎn)換時，總線要等下個周期，直到狀態(tài)返回信號顯示FPGA內(nèi)部為空時，總線才可以發(fā)送下組數(shù)據(jù)到FPGA。74LS273負(fù)責(zé)將每路的數(shù)據(jù)分別進(jìn)行鎖存，4路數(shù)據(jù)共使用4個。OUT1D0～D7為第一路8位數(shù)據(jù)輸出，LOCK0為其控制信號，表示數(shù)據(jù)的更新。
數(shù)據(jù)接收電路
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