??? 時分同步碼分多址(Time Division-Synchronous Code Division Multiple Access)是中國自主研發的第三代蜂窩通信標準，也是兩個3GPP時分蜂窩標準之一(另一個是TD-CDMA)。TD-SCDMA與同類標準不同之處在于碼片速率低，并且上行鏈路提供時間同步傳輸能力。中國目前在這一標準的研發方面已經進行了大量投資，到目前為止已經成功建設了多個測試和試驗網絡。一旦中國頒發3G牌照，相信TD-SCDMA網絡會很快實現部署。?

??? TD-SCDMA的突出系統特點

??? TD-SCDMA系統有兩大突出特點：首先，考慮到其上行傳輸(手機到基站)的時間同步特點，被稱為聯合檢測(joint-detection)的高級信號處理技巧在基站恢復每個用戶的傳輸。在理想情況下，利用聯合檢測可以完全消除同一小區內來自其它用戶的干擾，因此與其它異步匹配檢測技術相比，可以提高系統容量。第二個突出特點是使用自適應波束成形(beam forming)來提高信噪比并減輕干擾。

??? 利用賽靈思FPGA可以高效實現聯合檢測功能，但本文的重點基于FPGA的成本經濟的TD-SCDMA數字前端(DFE)解決方案。波束成形需要在基站使用多個天線(通常為六至八個天線)。在下行鏈路，一個小區中的每個載波在經過適當的相位和幅度加權以及上轉換以后，傳輸到對應的天線。在上行鏈路，每個天線接收到的信號需要下變頻轉換到基帶。上變頻和下變頻功能分為模擬和數字兩個部分。在數字部分，這些功能采用數字上變頻器(Digital Up Conversion)和數字下變頻器(Digital Down Conversion)完成，兩者共同構成數字前端(DFE)。圖1是一個基站模擬和數字前端的通用示意圖。

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圖 1: 具有數字前端的無線電卡

??? 對于每個小區使用六個天線和六個載波的情況，共需要36個通道，通常這意味著需要大量專用標準產品(ASSP)芯片。無論是從功耗方面，還是從PCB面積方面，這都意味著昂貴的成本，更不用提還有可靠性問題。本文描述了一種基于FPGA的DFE解決方案。該方案使用了Multiple Access Communications (MAC)Limited公司為賽靈思公司開發的經過預先驗證和優化的Xilinx(r) System Generator for DSP TD-SCDMA DFE IP庫。MAC公司是一家咨詢公司，位于英國南安普敦市(Southampton)。

??? TD-SCDMA DFE解決方案

??? 使用賽靈思芯片器件(FPGA)能夠以極高的資源利用率實現一個符合采樣速率和調節范圍要求、同時包括DUC和DDC模塊的數字前端(DFE)解決方案。基于Xilinx System Generator for DSP工具的DFE庫支持針對不同天線和載波配置實現快速方便的重新配置、實現和驗證，不需要重新設計或修改DUC和DDC鏈路上的基本模塊，因此用戶可以從容應對基站DFE設計的復雜性。

??? TD-SCDMA DFE庫中包含了創建DUC和DDC鏈路所需要的所有System Generator IP塊，包括濾波器、本地振蕩器和混頻模塊以及不同的輸入和輸出格式模塊。DFE庫是參考設計包的一部分。該參考設計包還包括一個用于硬件協同仿真的18通道設計實例、用于實現3GPP兼容性測試的MatLab測試腳本以及一個運行在Nallatech V4 XtremeDSP套件上的全速演示解決方案。根據客戶要求，賽靈思公司可向客戶提供這一參考設計包(請參閱網址http://china.xilinx.com/esp/wireless/index.htm)。

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圖 2: 數字上變頻信號鏈路

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圖 3: 數字下變頻信號鏈路

??? 圖2和圖3給出了利用TD-SCDMA DFE庫中的IP模塊實現的DUC和DDC信號路徑細節。庫中的基本模塊是優化的六通道DUC和DDC模塊，調諧范圍均為9.6MHz，中頻(IF)采用速率為76.8Msps，即TD-SCDMA 1.28Mcps碼片速率的60倍。基帶數據以碼片速率輸入和輸出。信號路徑經過仔細設計，可實現最優的資源效率，并使用307.2MHz系統時鐘。這一高性能是充分發揮V4 SX FPGA中集成的DSP48功能的結果。

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圖 4: 單一天線6信道數字數字上變頻例證圖

??? 圖4所示為使用DFE資料庫模塊構建的六通道DUC。信號處理的大多數操作都是在六通道"TD-SCDMA DUC"模塊中完成的。添加"本地振蕩器"和"DUC混頻器"資料庫模塊是為了將DUC的復合輸出從零轉換成一個更為實用的中頻。這一子系統生成是針對單天線輸出的。只需簡單地復制這一子系統，就可以支持多單元天線系統。

??? 這樣，支持任意數量的天線就變得相對簡單了。那么，對于需要的載波器少于六個時，又該怎么設計呢？在這種情況下，如果使用"完整的"六載波器設計，盡管也不失為完全可行的解決方案，但會導致過大的FPGA設計。最壞的情況下，可能導致難以使用較小的器件，因而大大增加解決方案的成本。

??? 如果解決方案要求用戶手動刪除任何不需要的邏輯，或涉及實現和提供一整套預定義的變量，這無疑與“讓用戶不必掌握設計的復雜細節”這一使用資料庫的初衷背道而馳。相反，DFE庫提供了一些精巧的附加邏輯，可幫助下游設計工具在構建時將未使用的邏輯優化掉。這樣，用戶只需要使用適當的庫模塊，并終止未使用的輸入就可以了。三通道DUC設計的例子如圖5所示。其中，利用"未使用的BB輸入"模塊將通道3到6阻斷，同時這些通道的控制輸入也被固定了恒定值。現在，盡管此設計使用的是六通道DUC子系統構造，但那些專為未使用通道預備的所有邏輯、Block RAM和DSP48都會在構建時被刪除。

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5: 單一天線3信道數字數字上變頻例證

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圖 6: 單一天線6信道數字數字下變頻例證

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?圖 7: 單一天線3信道數字數字下變頻例證

??? DDC的情況與此類似。圖6是六通道單天線設計的例子，而圖7是其三通道的變型。對于DDC，使用標準的Simulink Terminator模塊終止未使用的輸出，并將未使用的控制端口固定為定值，就可以將未使用的通道優化掉。對于DUC，只需要簡單地復制單天線設計，就可以支持多個天線。

??? 前面假設9.6MHz的調諧范圍是足夠的，對于需要大于9.6MHz調諧范圍的應用，可以通過級聯兩個同樣DUC或DDC模塊的方式擴展調諧范圍，例如，調整到15MHz的范圍。

3GPP兼容性測試和性能驗證

??? 如上所述，TD-SCDMA DFE庫模塊組中的IP模塊設計滿足TS25.105中的3GPP要求。因此，可以確保對于任何基于該IP庫的系統都可以滿足相關的3GPP要求，如頻譜屏蔽和鄰近信道泄露比(ACLR)，并且有足夠的余量來彌補模擬器件的失真效應。

??? 表1給出了與3GPP要求相關的性能總結，包括每個參數提供的余量。針對DUC和DDC功能的3GPP兼容性測試以MatLab腳本的方式實現，腳本使用了硬件協同仿真(運行在Nallatech V4 XtremeDSP套件之上)。表1給出的性能數據就是由這些測試給出的。圖8至圖10顯示出Matlab測試腳本得到的一些測試圖，包括DUC頻譜屏蔽、DDS性能以及DDC鄰近信道選擇性和阻塞測試。

表1：3GPP兼容性測試結果。

??? 采用運行全速12通道設計的V4 XtremeDSP套件還進行了進一步的實際測試。利用V4開發板上的14位數模轉換器生成19.2MHz的IF輸出信號。DAC輸出被饋送到安捷倫(Agilent)頻譜分析儀中，如圖11所示。

??? 如圖12所示，這一12通道設計帶有一個圖形用戶界面(GUI)。該界面能夠支持多種功能。例如，DUC輸出可以通過DAC-ADC路徑或內部反饋到DDC，經過下轉換并顯示在某個圖形用戶界面窗口中。

表2：一個18通道DFE解決方案的資源利用率。

??? 實施結果

??? 綜上所述，利用TD-SCDMA DFE IP庫可以實現和配置從單載波、單天線，直到六載波、多天線的各種不同DFE配置，唯一的限制就是可用的FPGA資源。表2和表3分別給出了實現一個六載波、三天線配置的半區方案，和一個三載波、四天線配置的半區方案所需要的FPGA資源。換句話說，兩種情況下實現全區設計也只需要兩片SX25器件。兩個例子的中頻帶寬為9.6MHz。

??? 結論

??? 由于TD-SCDMA標準的波束成形(beam forming)要求，因此基站需要大量上變頻/下變頻(DUC/DDC)通道。本文表明利用賽靈思V4 SX FPGA和賽靈思TD-SCDMA DFE庫可以實現高效快速的符合3GPP標準的TD-SCDMA數字前端(DFE)解決方案，從而使設備供應商能夠集中更多精力來實現產品差異化并加快產品的上市時間。