引言

　　數(shù)字BIST的工作原理：用一個(gè)LFSR(線性反饋移位寄存器)生成偽隨機(jī)的位模式，并通過臨時(shí)配置成串行移位寄存器的觸發(fā)器，將這個(gè)位模式加到待測電路上。數(shù)字BIST亦用相同的觸發(fā)器捕獲響應(yīng)，將移出的結(jié)果壓縮成一個(gè)數(shù)字標(biāo)志，再將其與一個(gè)正確的標(biāo)志作逐位對比。

　　1 “模擬”的定義

　　“模擬”電路對不同的人有不同的含義。一個(gè)PLL或SERDES(串行器/解串器)可以看作是數(shù)字的，模擬的，或混合信號的。對這些單元的BIST測試可以是純數(shù)字的，因?yàn)檫@些功能只有數(shù)字輸入和輸出。例如，有些IC會(huì)用片上的頻率計(jì)數(shù)器

　　來測量PLL的輸出頻率，它是用一個(gè)基準(zhǔn)頻率的已知周期數(shù)，統(tǒng)計(jì)振蕩的周期數(shù)，如果計(jì)數(shù)中的任何位不同于期望值，則測試就失敗。很多用于測試IC SERDES收發(fā)器性能的方法是采用環(huán)回的偽隨機(jī)數(shù)據(jù)，如檢測到一個(gè)誤碼就認(rèn)為失敗。然而，測試ADC或DAC這類模擬電路時(shí)，顯然要求BIST電路可以生成或捕獲模擬信號，即瞬時(shí)電壓總是相關(guān)的信號。傳統(tǒng)的模擬電路(如濾波器和線性穩(wěn)壓器)都有模擬輸入與輸出，不過很多都有數(shù)字控制的信號或時(shí)鐘。最純粹的模擬電路(如RF電路)可能根本沒有數(shù)字信號。

　　在測試時(shí)，模擬電路至少要有一個(gè)非確定性瞬態(tài)電壓的信號。測試包括對信號的檢查，是在兩個(gè)電壓之間，是數(shù)字值，還是時(shí)間閾值;還要檢查信號統(tǒng)計(jì)值是否在極限內(nèi);或檢查一個(gè)有關(guān)信號的算術(shù)運(yùn)算值是否在極限之間。對所有具備任何模擬信號的電路，都應(yīng)采用模擬測試原理。

　　純數(shù)字電路的響應(yīng)是確定性的，因此，一個(gè)可接受的輸出信號只需要采樣一次。不過，如果能看到數(shù)字電路信號足夠多的細(xì)節(jié)，如毫伏或皮秒量級，則所有電路都是模擬的。在納米級CMOS工藝時(shí)，這種考慮尤其不能忽視，因?yàn)閷τ?V電源軌以及亞納秒級時(shí)鐘周期，電源軌噪聲、抖動(dòng)、溫度以及參量變動(dòng)都有顯著的影響。測試模擬電路的BIST電路容易受這些效應(yīng)影響，哪怕BIST幾乎是全數(shù)字的，因此，很多模擬設(shè)計(jì)者都想了解模擬BIST如何比相同芯片上的模擬電路更精確。

　　2 設(shè)計(jì)模擬BIST的挑戰(zhàn)

　　設(shè)計(jì)用于模擬電路的BIST要比精確提供和捕捉模擬信號更加復(fù)雜。信號變動(dòng)與需要測量的參數(shù)都要比數(shù)字BIST處理的邏輯0和邏輯1要多得多。模擬激勵(lì)與響應(yīng)可以從直流電壓、線性斜坡以及脈沖，直到正弦波與頻率調(diào)制。激勵(lì)與響應(yīng)可能還屬于不同的域，從而使挑戰(zhàn)更加復(fù)雜化。例如，一個(gè)DC電壓輸入可能產(chǎn)生一個(gè)頻率輸出。挑戰(zhàn)中還增加了需要分析的各種參數(shù)，它們可能包括幅度、相位延遲，以及SNR(信噪比)，還有DC電壓、峰峰抖動(dòng)，以及占空比。

　　測試設(shè)備一般必須比待測電路精度高一個(gè)數(shù)量級。于是，最令人生畏的模擬BIST挑戰(zhàn)就是：如何經(jīng)濟(jì)地實(shí)現(xiàn)比待測電路更高的精度，而后者很可能已經(jīng)實(shí)現(xiàn)了在其硅片面積與技術(shù)下的最佳精度。信號幅度的范圍可能非常巨大。ADC與DAC可以處理動(dòng)態(tài)范圍高達(dá)224的片上模擬信號，相當(dāng)于8個(gè)數(shù)量級。

　　數(shù)字BIST可以比作一個(gè)正在給自己的多項(xiàng)選擇測試打分的學(xué)生。他將一個(gè)模板放在答題紙上，統(tǒng)計(jì)正確答案數(shù)。另一方面，模擬BIST則可以比做一個(gè)正在做作文考試的學(xué)生。這不是一個(gè)簡單而客觀的過程。現(xiàn)在，考慮到實(shí)用模擬BIST所必須應(yīng)用的基礎(chǔ)電路原理，應(yīng)可以了解挑戰(zhàn)的量級了。

　　3 基礎(chǔ)電路原則

　　3.1 原則一

　　通過施加時(shí)序不敏感的數(shù)字測試模式、時(shí)鐘以及DC電壓，測試機(jī)制本身必須是可測的，而無需片外的線性AC信號或測量。ATE(自動(dòng)測試設(shè)備)在離開工廠前，要做大量的校準(zhǔn)與測試。要讓BIST成為混合信號ATE的替代方案，就必須在使用前作校準(zhǔn)與測試。采用基于掃描的測試，模擬BIST電路的純數(shù)字部分應(yīng)是可測的，包括邏輯BIST。如果數(shù)字電路包含了延遲線或延遲匹配線路，則應(yīng)測試這些延遲和延遲增量。測量一個(gè)延遲的方法是：將延遲線包含或配置到一個(gè)回路振蕩器中，并用片上頻率計(jì)數(shù)器測量其振蕩頻率。

　　對模擬BIST中純 模擬部分的測試則更復(fù)雜。有些研究人員建議在自己的模擬BIST中使用一個(gè)ADC或DAC，暗含著ATE可以測試它的假設(shè);然而，混合信號ATE仍將是必要的，因此削弱了BIST的很多優(yōu)勢。

　　也許最陳舊的BIST技術(shù)就是將一個(gè)DAC輸出連回到一個(gè)ADC輸入，或?qū)⒁粋€(gè)調(diào)制器輸出連到一個(gè)解調(diào)器輸入，以此完成整個(gè)數(shù)字測試。這種方法仿佛是用一個(gè)未經(jīng)測試的電路，去測試另外的電路，對補(bǔ)償失誤不敏感。例如，對于ADC中補(bǔ)償?shù)南嗨品蔷€性，DAC的非線性則可能過高，因?yàn)閮烧咭黄鹨糜谌魏螁为?dú)一個(gè)。

　　3.2 原則二

　　模擬BIST的第二個(gè)原則是欠采樣，即慢于Nyquist速率的采樣，這意味著采樣速率要低于最高頻率的兩倍——這對于較慢地分析一個(gè)信號是必需的。較慢的采樣還有利于使BIST電路小于待測電路。

　　在有些自校準(zhǔn)方法中，會(huì)用一個(gè)低速ADC去欠采樣一只高速ADC或DAC的模擬信號。一級sigma-delta調(diào)制器是小而簡單的模擬電路，如果帶寬降低就可以將模擬信號轉(zhuǎn)換為任意分辨率的數(shù)字碼流。調(diào)制器可以采樣一個(gè)1600萬次/秒的信號，產(chǎn)生1600個(gè)1 bit的采樣;調(diào)制器可以對這些采樣作數(shù)字濾波，產(chǎn)生100萬個(gè)4位分辨率采樣/秒，或16000個(gè)16 位采樣/秒，每種情況都將可用帶寬減少至1/16。欠采樣可以讓一個(gè)較窄的興趣帶寬定位于原始信號頻率的中心，使其轉(zhuǎn)換為一個(gè)低的頻率，從而更便于做分析。不過，欠采樣也要付出混疊效應(yīng)的代價(jià)，這是必須考慮的。

　　另一個(gè)采樣的例子是一個(gè)PLL BIST，它使用PLL的輸入基準(zhǔn)時(shí)鐘沿，去采樣PLL的輸出(圖1a)。此時(shí)，一個(gè)基準(zhǔn)通過一個(gè)可調(diào)延遲線，為一只鎖存器提供時(shí)鐘，鎖存器完成采樣工作。假設(shè)鎖存器的輸出計(jì)數(shù)1000個(gè)時(shí)鐘周期，然后延遲遞增。這個(gè)動(dòng)作不斷重復(fù)，直到鎖存器獲得了累加的分布函數(shù)(圖1b)。PLL的輸出頻率可以比其基準(zhǔn)頻率高出很多倍。這種BIST不能檢測到基準(zhǔn)時(shí)鐘沿之間的抖動(dòng)，但另外一種采用略微偏移的采樣頻率的技術(shù)，可以在輸出相位的所有點(diǎn)上作采樣(圖2)。

　　圖1，PLL BIST使用PLL的輸入基準(zhǔn)時(shí)鐘沿，采樣PLL的輸出 (a)。一個(gè)基準(zhǔn)通過一根可調(diào)延遲線，為一個(gè)鎖存器提供時(shí)鐘，鎖存器完成采樣工作。鎖存器的輸出計(jì)數(shù)1000個(gè)時(shí)鐘周期，然后延遲遞增。這個(gè)動(dòng)作不斷重復(fù)，直到鎖存器獲得了累積分布函數(shù) (b)。

　　這兩種技術(shù)表示了時(shí)間測量的一個(gè)重要原則：控制一個(gè)信號被采樣的時(shí)間時(shí)，要么是一個(gè)來自可調(diào)延遲的恒定時(shí)間偏移，要么是來自一個(gè)可調(diào)振蕩器的恒定頻率偏移，如PLL。在實(shí)現(xiàn)納米CMOS時(shí)，低抖動(dòng)延遲越來越困難，但低抖動(dòng)頻率偏移卻越來越容易實(shí)現(xiàn)。

　　3.3 原則三

　　模擬BIST的另一個(gè)原則通過減去系統(tǒng)誤差來提高精度。例如，當(dāng)測量電壓時(shí)，必須消除任何比較器或運(yùn)算放大器的偏移電壓。如果這些電路有可忽略的偏移，則必須測量該偏移，以驗(yàn)證它確實(shí)是可忽略的;否則，就必須減去它的值。比較簡單的方法是假設(shè)該偏移較大，將其減掉。當(dāng)測量延遲時(shí)，必須從輸出的延遲中，減去待測電路輸入端的測試接入路徑延遲，以確保消除了接入路徑的延遲。ATE通常采用乘法和減法，做模擬自校準(zhǔn)，但這種運(yùn)算需要太多電路，對BIST并不經(jīng)濟(jì)。當(dāng)系統(tǒng)誤差上下起伏時(shí)，可能會(huì)出現(xiàn)低頻效應(yīng)，如由于電力線噪聲而使偏移以50 Hz或60 Hz變化。

　　通過增加采樣來計(jì)算均值，可以提高精度。一個(gè)信號或測量電路中的隨機(jī)噪聲限制了對任何信號特性測量的可重復(fù)性。當(dāng)在一次測量中包含了更多的采樣時(shí)，就改善了測量的變動(dòng)與可重復(fù)性。模擬測量電路實(shí)現(xiàn)均化的方法一般是用低通濾波，或用一個(gè)電容做電荷積分。

　　可以在模擬BIST的數(shù)字電路中使用全加法器，但很多情況下，用二進(jìn)制計(jì)數(shù)器可以更高效地實(shí)現(xiàn)均化。用簡單的均化或減法都無法抑制掉非隨機(jī)的噪聲，例如來自鄰近同步邏輯或60 Hz電力線的干擾。不過，可以通過與干擾的同步采樣，或?qū)Ω蓴_頻率作整數(shù)周期的積分，從而降低其影響。

　　為獲得成本效益，BIST電路必須有高于待測電路的成品率。對于數(shù)字BIST的情況，這種要求只是意味著其面積必須小于待測電路面積。然而對于模擬BIST，這一原則還意味著BIST必須在不影響成品率情況下，實(shí)現(xiàn)所需要的線性度、噪聲以及帶寬。在一項(xiàng)研究中，一個(gè)測試芯片上只有70%的小型模擬BIST電路可以實(shí)現(xiàn)所需要的測量精度。該BIST的成品率對SoC(系統(tǒng)單芯片)的影響等同于電路占整個(gè)SoC的30%情況。

　　使BIST的成品率高于待測模擬電路的最佳方式是盡可能減少BIST中的模擬電路數(shù)量，即使其數(shù)字化。通過在多個(gè)功能之間共享一個(gè)BIST電路，可以減少與BIST電路有關(guān)的面積。數(shù)字BIST可以很容易實(shí)現(xiàn)這一任務(wù)，但模擬BIST則相反，因?yàn)樾枰獪y試的功能之間存在差異性。這就是MadBIST建立的原因，這種方法由MF Ton er和Gordon W Roberts共同開發(fā)。采用MadBIST時(shí)，一只DSP首先測試一只ADC然后才是DAC。MadBIST、ADC和DAC，然后再測試其它模擬電路。

　　采用共享分析塊有一個(gè)問題，即將感興趣的模擬信號傳送給分析塊。完成這個(gè)工作一般采用模擬總線，但它們會(huì)帶來負(fù)載、噪聲和非線性，并且會(huì)減小帶寬。一種替代方法是在本地將信號轉(zhuǎn)換為某種數(shù)字表述，然后采用一個(gè)數(shù)字總線。

　　模擬BIST必須能夠采用基于規(guī)范的結(jié)構(gòu)化測試。換句話說，所做激勵(lì)與響應(yīng)分析的結(jié)果，必須能與模擬電路的功能規(guī)范作校對，但它們也必須面向制造缺陷，幫助做診斷，并盡可能減少測試時(shí)間。面向缺陷的測試有助于完成這個(gè)任務(wù)，但一般不會(huì)嘗試使用仿功能測試。飛利浦(現(xiàn)在的恩智浦公司)在1995年首先在基于規(guī)范的傳統(tǒng)模擬測試與面向缺陷的測試之間做了一個(gè)公開的行業(yè)對比。結(jié)論是：當(dāng)設(shè)計(jì)規(guī)范有更大的裕度，并且過程得到良好的控制時(shí)，面向缺陷的測試能對相近的缺陷覆蓋實(shí)現(xiàn)更快的測試。另一方面，基于規(guī)范的測試對保持測試覆蓋和成品率都是必要的。

　　數(shù)字BIST天然地就采用一種仿功能的激勵(lì)，因?yàn)閹缀跞魏?和0的模式都能表示功能模式下的輸入信號，包括偽隨機(jī)數(shù)據(jù)。而為模擬電路提供一種仿功能激勵(lì)則可能復(fù)雜得多。偽隨機(jī)噪聲是一個(gè)誘人的模擬激勵(lì)，它能處理很多潛在的缺陷，并且易于生成。一只電阻和一只電容就可以對數(shù)字BIST中的LFSR輸出做濾波，產(chǎn)生一個(gè)模擬波形。乘法器和加法器可以將待測模擬電路的響應(yīng)與其偽隨機(jī)輸入做交叉關(guān)聯(lián)。

　　另外一種更容易實(shí)現(xiàn)的方案是，將電路輸出端連接到輸入端，必要時(shí)增加增益或反相，從而將電路重新配置為一個(gè)振蕩器，并測量其振蕩頻率。這種技術(shù)具有面積效率。不幸的是，這兩種方案都被證明難以使用，因?yàn)闇y量對于噪聲和非線性都太不敏感，而診斷也不實(shí)用。

　　ATE廣泛采用一種線性斜坡與單音正弦波作為測試激勵(lì)，從而有效地測試ADC和DAC的線性度，并作診斷輔助。在片上產(chǎn)生一個(gè)純斜坡或正弦波的最強(qiáng)大方式是在一個(gè)循環(huán)移位寄存器中存儲(chǔ)一個(gè)周期性的sigma-delta碼流，不過這種方案可能需要數(shù)千個(gè)邏輯門，外加模擬濾波。所幸的是，一個(gè)激勵(lì)塊可能就足以應(yīng)付一片SoC中的所有模擬功能，并且可以有效地將串行數(shù)字碼流送給芯片的各個(gè)區(qū)域。

　　激勵(lì)生成的最簡單而有用的信號是一個(gè)數(shù)字方波，可以用它去測量一個(gè)步長，或一個(gè)脈沖響應(yīng)。令人驚訝的是，對于一個(gè)用于生成波形的采樣比較器來說，精確DC電壓是一種困難的激勵(lì)或基準(zhǔn)，除非求助于需要更多自測的模擬技術(shù)。對一個(gè)占空比可編程的數(shù)字波形做低通濾波，可以產(chǎn)生一個(gè)基本上是DC的波形，其平均電壓取決于占空比，并且在高開關(guān)降低開關(guān)頻率，就降低了DC電壓對這種不匹配的敏感度，但增加了DC電壓的峰峰變動(dòng)。在模擬功能中(如穩(wěn)壓器)，增加有源低通濾波就可以減少這種噪聲。但采用這種方案的模擬BIST必須對濾波做測試。更適合于BIST的是在“高速模擬電路測試與驗(yàn)證研討會(huì)”上剛剛演示的一種技術(shù)。

　　3.4 原則四

　　模擬BIST的最后原則是，必須通過與上下測試極限值的比較，將其結(jié)果輸出為一個(gè)數(shù)字測量值以及合格/不合格的比特。如果要將一個(gè)模擬的電壓結(jié)果送至片外做特性描述，它就可能遭到損壞，并且可能需要混合信號ATE。一個(gè)未在片上與極限值比較過的數(shù)字結(jié)果可能需要用ATE去捕捉和分析數(shù)字字，而不是單個(gè)比特，這就不能使用最常見的測試模式語言WGL(波形生成語言)和STIL(標(biāo)準(zhǔn)測試界面語言)，以及很多低成本的測試儀。單有合格/不合格的結(jié)果將無法確定參數(shù)特性，也缺乏測量的可重復(fù)性，而這是設(shè)定測試極限的一個(gè)基本步驟。

　　了解了這些基礎(chǔ)原則，就明白，實(shí)用PLL BIST既沒有采用模擬電路，也沒有使用延遲線，因此它對噪聲的敏感度弱于待測PLL。例如，PLL必須每納秒生成一個(gè)低抖動(dòng)邊沿，并盡量減小抖動(dòng)的累積。但是，PLL BIST可以用一個(gè)預(yù)測試的低抖動(dòng)時(shí)鐘對邊沿作欠采樣，時(shí)鐘通過幾個(gè)數(shù)字反相器傳送，這些反相器有快速的轉(zhuǎn)換性能，盡量減少附加的抖動(dòng)。

　　如果沒有預(yù)測試的時(shí)鐘，則PLL可以對相同芯片上工作在一個(gè)略為異步頻率的其它PLL邊沿作采樣。獲得的抖動(dòng)測量結(jié)果是兩個(gè)抖動(dòng)水平之和;隨機(jī)抖動(dòng)不可能相互抵消。在一個(gè)直方圖中增加很多這類采樣，可以降低寄生噪聲的影響，并且以與任何干擾相同速率采樣，可以進(jìn)一步降低這種影響。

　　4 模擬BIST的需求

　　過去15年來，很少有什么人提出的模擬BIST技術(shù)包含了上述所有原則。但所有這些原則都是BIST實(shí)用性與性價(jià)比的關(guān)鍵。開發(fā)一種實(shí)用的模擬BIST已被證明有太高的挑戰(zhàn)性，但工程師們無疑將開發(fā)出一些包含這 些原則的技術(shù)，因?yàn)閷λ鼈兊男枨笤诓粩嘣黾印?/p>

　　SoC中正在加入更多的系統(tǒng)模擬功能，有更多的管腳數(shù)和門數(shù)，所有這些都推升了測試時(shí)間與測試成本。增加嵌入閃存會(huì)大大增加測試時(shí)間(遠(yuǎn)不止一分鐘)，從而絕對需要多址的測試，這種要求又推動(dòng)了對低管腳接入以及更多模擬測試資源的需求。