在當今的模數轉換器(ADC)領域，ADC制造商主要采用三類數字輸出。這三種輸出分別是：互補金屬氧化物半導體(CMOS)、低壓差分信號(LVDS)和電流模式邏輯(CML)。每類輸出均基于采樣速率、分辨率、輸出數據速率和功耗要求，根據其工作方式和在ADC設計中的典型應用方式進行了論述。本文將討論如何實現這些接口，以及各類輸出的實際應用，并探討選擇和使用不同輸出時需要注意的事項。此外還會給出關于如何處理這些輸出的一般指南，并討論各類輸出的優劣。

　　基本知識

　　使用數字接口時，無論何種數字輸出，都有一些相同的規則和事項需要考慮。首先，為實現最佳端接，接收器(FPGA或ASIC)端最好使用真正的電阻終端。接收器端的反射可能會破壞系統的時序預算。使用CMOS和LVDS輸出時，如果系統中有多個ADC，不要使用來自某個ADC的DCO(數據時鐘輸出)，否則可能導致時序錯誤以及接收器不適當地捕捉數據。在兩個ADC之間需要保持精確時序的I/Q系統中，這點尤其要注意。即使兩個ADC位于同一封裝中，也需要針對各ADC使用適當的DCO輸出，從而保持精確的時序關系。另一個需要注意的重要參數是數據格式。必須確保ADC和接收器采用同一數據格式(二進制補碼或偏移二進制)。此外，數據轉換速度也很重要。隨著數據速率提高，接收器能夠正確捕捉數據的距離減小，原因是互連和電纜帶寬限制，以及由此引起的符碼間干擾等問題。這些只是為什么必須將互連視作傳輸線路的其中幾個原因。以這種方式處理互連并了解傳輸線路的特性很重要。當數據速率提高時，以這種方式了解互連變得更加重要。必須確保導線尺寸正確，并且信號層與返回層之間的間距適當。此外還必須選擇具有穩定介電特性的電路板材料，使得走線特性在整個互連長度上的波動盡可能小。理想情況下，傳輸線路可以傳播到無窮遠處，但在實際應用中，這顯然是不可能的。集膚效應、電介質損耗和輻射損耗等因素全都會影響傳輸線路參數，降低信號質量。因此，必須以正確的物理參數適當設計傳輸線路，并且確保發送器與接收器的阻抗匹配。這樣做能夠節省電能，并將最高質量的信號傳輸給接收器。

　　關于CMOS，我們所需要了解的

　　使用CMOS輸出時，有多個方面需要考慮。首先考慮邏輯電平的典型開關速度(約1V/ns)、輸出負載(每個門約10pF)和充電電流(每路輸出約10mA)。應當采用盡可能小的容性負載，使充電電流最小。這可以利用盡可能短的走線僅驅動一個門來實現，最好沒有任何過孔。此外還可以利用阻尼電阻來盡量降低充電電流。之所以必須將這些電流降至最小，是因為它們會迅速疊加。例如，一個四通道14位ADC的瞬態電流可能高達14 x 4 x 10 mA = 560 mA!串聯阻尼電阻有助于抑制如此大的瞬態電流，降低輸出瞬態效應產生的噪聲，從而防止輸出在ADC中造成額外的噪聲和失真。

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　　圖1. 帶阻尼電阻的CMOS輸出驅動器。

　　阻尼電阻和容性負載的時間常數應小于輸出數據速率周期的大約10%。例如，如果使用采樣速率為80 MSPS的ADC，各CMOS輸出端的容性負載為10 pF，則時間常數應為12.5 ns的大約10%，即1.25 ns。因此，阻尼電阻R可以設置為100Ω，這個阻值很容易獲得，并且滿足時間常數條件。選擇更大的R值可能會降低輸出數據建立時間性能，并干擾接收器端正常的數據捕捉。ADC CMOS輸出端的容性負載只能是單門負載，無論如何都不應直接連接到高噪聲數據總線。要連接到數據總線，應使用一個中間緩沖寄存器，從而將ADC CMOS輸出端的負載降至最低。隨著CMOS輸出的數據速率提高，瞬態電流也會增大，導致更高的功耗。CML的優點是：因為數據的串行化，所以對于給定的分辨率，它需要的輸出對數少于LVDS和CMOS驅動器。JESD204B接口規范所說明的CML驅動器還有一個額外的優勢，因為當采樣速率提高并提升輸出線路速率時，該規范要求降低峰峰值電壓水平。

　　LVDS和CML

　　與CMOS相比，LVDS有幾項優勢很吸引人，包括：轉換器采樣速率更高而功耗更低、支持更高的數據速率、抗擾度更高以及驅動距離更長等。使用CMOS等單端信號時，印刷電路板上的噪聲明顯較多，這是因為CMOS輸出切換感應的大量瞬態電流引起接地反彈。這種噪聲更有可能耦合到ADC時鐘和模擬輸入中，導致SNR和SFDR性能下降。LVDS和CML采用差分信號，雖然并未完全消除CMOS中的接地反彈，但至少大大降低了這種效應。由于采用差分信號，系統本身就能抑制共模噪聲，防止SNR和SFDR性能受損。LVDS和CML信號是平衡的，因此串擾被降至最小。由于信號的低壓和差分性質，電磁干擾(EMI)同樣降低。

　　提高可用帶寬、改善動態范圍、降低系統噪聲的需求，導致轉換器設計的采樣速率和分辨率不斷提高，因而必須使用速度更快、效率更高的數據接口。為此推出的JESD204標準利用CML技術實現其物理接口。該標準最初要求高達3.125Gbps的輸出速率，這一數據速率超過了CMOS和LVDS的能力。最新版本JESD204B規定了輸出數據速率高達12.5Gbps的幾類轉換器，CMOS和LVDS接口完全遙不可及。然而，使用差分信號雖然有這么多優勢，但仍有幾點必須注意。