眾所周知，ADC主要用于對(duì)模擬信號(hào)進(jìn)行數(shù)字采集，以進(jìn)行數(shù)據(jù)處理。 我們周圍的信號(hào)一般都是不斷變化的模擬量，如光、溫度、速度、壓力、聲音等。 然而，我們大多數(shù)人都使用數(shù)字設(shè)備。 如果我們想方便地使用和處理信息，就需要將模擬量轉(zhuǎn)換為數(shù)字量，并傳送到微控制器或微處理器。 那么ADC轉(zhuǎn)換是如何實(shí)現(xiàn)的呢? 這是一個(gè)什么樣的過程? 閱讀下面的筆記，你一定會(huì)對(duì)模數(shù)轉(zhuǎn)換器有更全面、更系統(tǒng)的了解。

各位同行們，大家好啊，今天又來給大家分享ADC方面的學(xué)習(xí)筆記啦，聽聞上一篇筆記大家都挺滿意呢，那么這一次還是希望大家喜歡哦。

一、ADC的參數(shù)

1、分辨率

就是最小能夠分辨的模擬電壓值，例如12位ADC，Vref為3.3V最小分辨率即：Vref/2的12次方=0.8mv。

2、轉(zhuǎn)換速度

即每秒轉(zhuǎn)換的數(shù)字量，例如100kSPS，也常表示為每個(gè)數(shù)字量的轉(zhuǎn)換時(shí)間如15us

3、輸出接口

有串行或者并行接口

4、工作電壓，基準(zhǔn)電壓(內(nèi)部或者外部基準(zhǔn))，封裝。

5、DNL 微分非線性誤差

6、INL積分非線性誤差

這兩種誤差具有一定隨機(jī)性，因此ADC會(huì)出現(xiàn)誤碼。

7、幾種重要的交流參數(shù)

二、信噪失真比與有效位數(shù) (ENOB)

采樣是利用模擬開關(guān)將連續(xù)變化的模擬量變成離散的數(shù)字量，由于經(jīng)采樣后形成的數(shù)字量寬度較窄，經(jīng)過保持電路可將窄脈沖展寬，形成梯形波。 量化是將階梯形模擬信號(hào)中各個(gè)電壓值轉(zhuǎn)化為某個(gè)最小單位的整數(shù)倍，便于用數(shù)字量來表示。 編碼是將量化的結(jié)果(即整數(shù)倍值)用二進(jìn)制數(shù)碼來表示。 這個(gè)過程則實(shí)現(xiàn)了模數(shù)轉(zhuǎn)換。

分辨率與動(dòng)態(tài)范圍

N， DR

ADC分辨率為用于表示模擬輸入信號(hào)的位數(shù)。

為了更準(zhǔn)確地復(fù)現(xiàn)模擬信號(hào)，須提高分辨率，使用較高分辨率的ADC也降低了量化誤差。 但成本就上去了。

動(dòng)態(tài)范圍(DR)定義為器件本底噪聲至其規(guī)定最大輸出電平之間的范圍，通常用dB表示。 ADC的動(dòng)態(tài)范圍是指ADC能夠分辨的信號(hào)幅值范圍; ADC的分辨率位數(shù)(N)決定ADC的動(dòng)態(tài)范圍，代表ADC可測(cè)量的輸入信號(hào)等級(jí)范圍，DR可定義為：

由于信號(hào)在給定時(shí)間視窗內(nèi)的RMS幅值取決于信號(hào)幅值在該時(shí)間視窗內(nèi)如何變化，因此ADC的DR變化取決于輸入信號(hào)特征。 對(duì)于其滿量程范圍(FSR)內(nèi)的恒定DC輸入而言，理想的N位ADC可分別測(cè)量FSR和FSR/2N的最大及最小RMS幅值。 因此，ADC的DR為：

對(duì)于正弦波信號(hào)輸入而言，正弦波輸入信號(hào)的最小可測(cè)量RMS幅值受量化誤差的限制，正弦波輸入信號(hào)的理想ADC的DR是：

DR=6.02N+1.76dB

假設(shè)ADC的動(dòng)態(tài)范圍為60dB，則其可分辨的信號(hào)幅值為x至1000x。 通常動(dòng)態(tài)范圍非常重要，因?yàn)槿绻盘?hào)太大，則會(huì)造成ADC輸入過量程; 如果信號(hào)太小，則會(huì)被淹沒在轉(zhuǎn)換器的量化噪聲中。

信噪比與信噪失真比

信噪比， 信噪比

數(shù)模轉(zhuǎn)換器的信噪比(SNR)是指輸入信號(hào)功率與噪聲功率的比值，這里用來量化數(shù)據(jù)轉(zhuǎn)換器內(nèi)的噪聲，SNR也能使用信號(hào)幅度和噪聲幅度的RMS值來衡量，以dB為單位。

在滿刻度正弦波輸入的條件下，ADC的理論最高SNR從量化噪聲推導(dǎo)而得，表達(dá)式為：

信噪比=6.02N+1.76dB

這里N是理想ADC的位數(shù)，對(duì)于理想的N位數(shù)據(jù)轉(zhuǎn)換器(不考慮諧波失真)的正弦波輸入，整個(gè)奈奎斯特帶寬上能達(dá)到的最佳SNR。

但對(duì)于實(shí)際的ADC，除了量化噪聲，數(shù)據(jù)轉(zhuǎn)換器的SNR也會(huì)受到自身熱噪聲和采樣時(shí)鐘相位噪聲的限制。 噪聲來自主要有三個(gè)源頭：

? 量化噪聲

? ADC熱噪聲

? 抖動(dòng)或采樣不確定噪聲

信號(hào)與噪聲失真比(Signal to Noise And

Distortion，SINAD)指輸入正弦波時(shí)，RMS信號(hào)功率與總噪聲功率和輸出端(不含DC)的所有其他頻率分量功率加上所有其他諧波分量功率的RMS和的比值。

SNDR是用于衡量數(shù)據(jù)轉(zhuǎn)換器的動(dòng)態(tài)性能的關(guān)鍵參數(shù)之一，它包含奈奎斯特帶寬上的所有噪聲和雜散。 SNDR的表達(dá)式為：

其中，信號(hào)功率是有用信號(hào)、噪聲和失真分量的平均功率。 SNDR的單位是分貝(dB)，SNDR將所有不良頻率分量與輸入頻率做比較，反映的是輸入信號(hào)的質(zhì)量，從總體上衡量數(shù)據(jù)轉(zhuǎn)換器的動(dòng)態(tài)性能。 SNDR越大，輸入功率中的噪聲和雜散比率越小。

有效位數(shù)

伊諾布

有效位數(shù) (ENOB) 是用于衡量數(shù)據(jù)轉(zhuǎn)換器相對(duì)于輸入信號(hào)在奈奎斯特帶寬上的轉(zhuǎn)換質(zhì)量(以位為單位)的參數(shù)。

這里的ENOB假定轉(zhuǎn)換器是擁有理論上完美性能，不發(fā)生失真，唯一產(chǎn)生的噪聲是量化噪聲，所以SNR 等于SNDR，即SNR(dBFS)=

6.02N+1.76dB。 因此，ENOB也是SNDR的另一種表達(dá)方式：

然而，對(duì)于非理想數(shù)據(jù)轉(zhuǎn)換器而言，SNDR和ENOB會(huì)發(fā)生劣化，包含噪聲和其他缺陷，例如器件熱噪聲、輸出代碼缺失、諧波、AC/DC非線性、增益/偏移誤差和孔徑時(shí)鐘相噪或抖動(dòng)。 外部偏置基準(zhǔn)源和電源軌上的噪聲也會(huì)降低ENOB。

總諧波失真(THD)測(cè)量信號(hào)的失真成分，用相對(duì)于基波的分貝(dB)表示。 對(duì)于ADC，總諧波失真(THD)是所選輸入信號(hào)諧波的RMS之和與基波之比。 測(cè)量時(shí)，只有在奈奎斯特限值之內(nèi)的諧波被包含在內(nèi)。

類似于THD因非線性原因隨輸入頻率增加而劣化，ENOB值也會(huì)隨頻率加大而劣化。 ENOB來自于SNDR，而SNDR又與THD以及SNR相關(guān)聯(lián)。 要了解數(shù)據(jù)轉(zhuǎn)換器的準(zhǔn)確ENOB，需閱讀數(shù)據(jù)手冊(cè)中的詳細(xì)規(guī)格和規(guī)定的條件。

實(shí)際中的ENOB

大部分模擬數(shù)據(jù)轉(zhuǎn)換器IC廠商一般傾向于推廣理想條件下的ENOB，尤其是數(shù)據(jù)手冊(cè)標(biāo)題所載的ENOB值。 然而，大量系統(tǒng)工程師和采購經(jīng)理仍然好奇的是，為什么測(cè)量出的ENOB值和數(shù)據(jù)手冊(cè)所載的理想值不同?

實(shí)際使用中，由于ADC自身存在噪聲和誤差，其輸出不僅有量化噪聲，還有失真引起的高次諧波，因此從未能達(dá)到這一SNR值。 計(jì)算ADC的有效N:ENOB=(SNR–1.76)/6.02

dB。

假設(shè)器件是一款12位ADC，ENOB可能僅為10bit。 但需要注意的是這并不表示把ADC的后兩位刪掉就可以當(dāng)成一個(gè)理想的10bit

ADC來使用，這里ENOB的意思是12bit非理想ADC的SNDR與理想的10bit ADC的SNR相等。

有關(guān)ENOB的一些理解要點(diǎn)：

? 一般數(shù)據(jù)轉(zhuǎn)換器數(shù)據(jù)手冊(cè)標(biāo)題顯示的“位數(shù)”(12位或14位)指的是數(shù)字位或電壓分辨率。 這與ENOB無關(guān)。

? ENOB主要與噪聲、非線性和輸入頻率存在函數(shù)關(guān)系。

? ENOB會(huì)因多種外部不確定性因素(例如時(shí)鐘源、電源等)而劣化。

? ENOB是在整個(gè)奈奎斯特帶寬上(DC到fs/2)計(jì)算的。

知識(shí)點(diǎn)理解：無雜散動(dòng)態(tài)范圍(SFDR)

大家在學(xué)習(xí)ADC的過程中一定有很多問題，我這邊也總結(jié)了一些學(xué)習(xí)中遇到的問題，現(xiàn)在分享給大家，希望能從中學(xué)習(xí)到一些有用的知識(shí)。

第一季度

對(duì)于ADC的參考電壓的rms噪聲要求是什么，是小于一個(gè)LSB就可以，還是跑train參考電壓noise vpp值小于一個(gè)LSB?

關(guān)于ADC的VREF的噪聲(或者波動(dòng))，首先要區(qū)分是低頻還是高頻。 你們可以去看TI或者ADI的某些高精度(16Bit)ADC，VREF的溫度系數(shù)其實(shí)并不好，在全溫度范圍內(nèi)VREF的偏差可能已經(jīng)幾十個(gè)LSB了，這是為什么呢? 溫度對(duì)VREF的影響可以認(rèn)為是一個(gè)低頻的噪聲源。 對(duì)于一個(gè)哪怕只有1MSPS的ADC，1s的時(shí)間，ADC將會(huì)處理100萬個(gè)數(shù)據(jù)。 “只要我的速度夠快，水晶的傷害就追不上我”。

對(duì)于高頻的噪聲，芯片內(nèi)部很容易處理，濾波即可。 相較于噪聲，我們其實(shí)更加關(guān)注VREF的有限驅(qū)動(dòng)能力，不管是片內(nèi)BUFFER，還是外接VREF(封裝電感)，VREF的有限驅(qū)動(dòng)能力帶來的建立誤差的影響遠(yuǎn)遠(yuǎn)>VREF上噪聲的影響。

事實(shí)上，冗余的引入就是為了處理VREF以及CDAC網(wǎng)絡(luò)的有限建立精度問題的。

冗余和CDAC的開關(guān)序列(能耗)、CDAC陣列的具體情況(哪一步或者哪幾步需要的電荷較多)、比較器的轉(zhuǎn)換時(shí)間、VREF的驅(qū)動(dòng)能力都息息相關(guān)，這些因素參雜在一起，相互制約

包括PVT Corner，不同的PVT下比較器的時(shí)間差異也很大，F(xiàn)F Corner下比較器的速度可能是SS

Corner下的50%都不到，比較器越快，對(duì)VREF的建立要求越高。 所以從VREF建立的角度，F(xiàn)F可能反而是最差PVT。

第 2 季度

異步的sar，說起來那么多好處，功耗低，速度快，面積也小。 那么pipeline還有什么競(jìng)爭力呢? 那么同步sar的ADC目前在行業(yè)應(yīng)用中又有什么前景呢?

>10bit的幾十M，幾百M(fèi)的應(yīng)用。 功耗面積肯定大很多。 高速SAR成熟以后，即便pipeline，最好也要pipeline-SAR吧高速SAR吃的是工藝進(jìn)步的紅利，蠶食的是pipeline的部分應(yīng)用領(lǐng)域。

第三季度

采樣開始，電容復(fù)位時(shí)，0.5ns內(nèi)電源會(huì)被抽取25mA電流，采用內(nèi)置LDO供電感覺有點(diǎn)困難吧，瞬態(tài)響應(yīng)有點(diǎn)快。 對(duì)電源供電這塊是怎么考慮的呢?

不要光看毛刺電流，要看25mA毛刺電流持續(xù)的時(shí)間，或者說是電荷Q=I*t，這個(gè)電荷如果用一個(gè)電容C來提供，帶來的壓降是deltaV是多少. 電源地上加點(diǎn)decouple電容就行了，當(dāng)然，電源上的ripple不可避免。

第 4 季度

總感覺上圖紅圈中的器件沒啥用，對(duì)嗎?

這個(gè)管子的作用是當(dāng)A點(diǎn)電位升高導(dǎo)致時(shí)NM5關(guān)斷時(shí)，能夠繼續(xù)給PM1提供導(dǎo)通電位。

我按照做好的電路搭了一個(gè)自己工藝的，感覺好像就可以工作了，我沒有使用帶DNW的工藝來做采樣開關(guān)，感覺也還行，我用的是0.18-5V的工藝，因?yàn)槲抑饕菫榱?a target="_blank">MCU的一個(gè)模塊用，不需要很高的速度，這個(gè)電路就跟老師說的，實(shí)在太小了，而且很多數(shù)字的電路，直接調(diào)數(shù)字單元庫也可以用。

問5a

分段電容結(jié)構(gòu)到底是改善了INL DNL還是惡化了，怎么對(duì)整個(gè)電容陣列進(jìn)行建模?

分段并不會(huì)改善也不會(huì)惡化INL和DNL，前提是采樣電容不變的情況下，因?yàn)槠款i在MSB上，分段本身不改變MSB的值，至于整個(gè)CDAC建模，把每個(gè)電容帶上隨機(jī)失配就可以了。

問5b

單位電容一定的情況下，分?jǐn)嘟Y(jié)構(gòu)，降低了MSB總電容的個(gè)數(shù)，那么MSB電容總的偏差減小，按DNL INL提升了，這說法有問題嗎?

這個(gè)結(jié)論反了，如果單位電容一定的情況下，分段見笑了MSB電容個(gè)數(shù)，也就是減小了MSB電容的值，MSB的相對(duì)偏差變大，DNL和INL惡化,一般情況下，我們比較兩種情況下的DNL，需要基于一個(gè)前提，那就是MSB電容值不變。 有這個(gè)前提的話，DNL和分段不分段無關(guān)。

問6

2級(jí)latch相對(duì)于里維斯. 格雷增強(qiáng)型在原理上的優(yōu)勢(shì)嗎?

THD 直接可以觀察vout-vin的差值，這個(gè)差值越小，說明THD越好，差值的分析和鎖相環(huán)里面的phase

noise很像。 輸入的導(dǎo)數(shù)很大時(shí)候，峰值很大，過零點(diǎn)一般最差。

電路中的AC開環(huán)曲線去需要和零極點(diǎn)仿真對(duì)應(yīng)。 我舉例子了。 CMRR主要從匹配的角度出發(fā)去理解。 CMRR=| Adm|/| Acm| PSRR的是說，如果一個(gè)opamp是millier，cascode補(bǔ)償?shù)男问剑琾ower

帶來的noise會(huì)直接在 VGS兩端bouncing。 然后穿過頻率補(bǔ)償電容導(dǎo)致惡化。 所以優(yōu)化的方向時(shí)盡量避免這類補(bǔ)償?shù)姆绞健?/p>

問7

加法器每位的gain是不是有問題? 還是說理解錯(cuò)了?

A點(diǎn)電位升高，導(dǎo)致NM5關(guān)斷了，如果沒有這個(gè)管子，PM1的gate也就不再升高了，豈不是PM1更容易導(dǎo)通? 反而有了這個(gè)管子，導(dǎo)致PM1的gate始終隨著A點(diǎn)的升高也在不停的升高，反而不利于PM1的導(dǎo)通呢。

加法器增益和電容值要一一對(duì)應(yīng)，統(tǒng)一大2倍和小2倍對(duì)仿真ENOB好像沒有影響，不知道對(duì)測(cè)試有沒有影響。 C4對(duì)應(yīng)32,C8對(duì)應(yīng)4。?NM5關(guān)斷后，PM1的gate主要靠NM1下拉。 如果沒有NM1，則PM1的gate為不定態(tài)，不一定為低。

A點(diǎn)電壓夠高，NM5才會(huì)關(guān)斷，B點(diǎn)電壓為(A點(diǎn)電壓加上一個(gè)VDD)，如果沒有那個(gè)NMOS器件，PM1的gate確實(shí)是一個(gè)高阻點(diǎn)，這個(gè)高阻點(diǎn)電壓再高應(yīng)該不會(huì)超過VDD(分壓原理))，因此把(A點(diǎn)電壓加上一個(gè)VDD)這個(gè)電壓傳過去，應(yīng)該是沒有問題的。

電容一但充電到vdd，只要pm1使nm2形成自舉結(jié)構(gòu)，nm5即使關(guān)掉也不影響了。

但是電容充電后，還是要靠nm5的打開pm1的第一次。

B點(diǎn)為高阻點(diǎn)，PM1導(dǎo)通不徹底，DRV_gate電壓不等于vin+

VDD，沒有實(shí)現(xiàn)輸入電壓自舉的目的，你可以看看NM0的柵源電壓，應(yīng)該沒有維持恒定的VDD。

如果c電點(diǎn)位如果有高阻狀態(tài)，那么這個(gè)點(diǎn)首先容易被干擾，同時(shí)這個(gè)點(diǎn)會(huì)有幾種狀態(tài)的過度，對(duì)我覺得這樣會(huì)讓pm1的導(dǎo)通電阻變化，這會(huì)影響drv_gate的控制速度。 等于給自舉開關(guān)引入非線性。

電容越大適配越大，但是這個(gè)比例會(huì)不一樣啊，就是電容每增大兩倍變成原來兩倍的時(shí)候，適配變?yōu)樵瓉淼母峨娙莩艘运牡臅r(shí)候就融資啊，其實(shí)面積也是乘四，這個(gè)時(shí)候呢，我們的適配會(huì)變成兩倍。

假設(shè)現(xiàn)在十個(gè)電容C1是512C2256，然后C1011，我們先做這個(gè)假設(shè)，那C1在CDC切換的時(shí)候，他做的動(dòng)作是什么呢? 是C的下級(jí)板哪一個(gè)節(jié)約信號(hào)，那這個(gè)時(shí)候上級(jí)版的就等效為C1的512和剩余的512去做比，也就這個(gè)時(shí)候呢，M等于512

N也等于512兩個(gè)之間去比，然后這個(gè)出來的這個(gè)值啊，就說我們這個(gè)DC的輸出，其實(shí)就什么這兩個(gè)的比，其實(shí)就是M和N的這個(gè)相對(duì)配了，這個(gè)值是多少呢? 應(yīng)該是根號(hào)，就是開方里面是多少，1/512加1/512，是這么一個(gè)值。

但是大家要記得就說我們出來的這個(gè)十位的扣的啊，第十位就最高位，最高位其實(shí)跟什么合時(shí)宜是對(duì)應(yīng)的，對(duì)不對(duì)? 那對(duì)地位是和那個(gè)SP相對(duì)應(yīng)的出來，這個(gè)十十個(gè)扣的地位是不一樣的，最高位的權(quán)重實(shí)際上要乘以512的，所以我們要把剛剛的時(shí)配要乘以它對(duì)應(yīng)的權(quán)重，那對(duì)于MSD這邊呢，也就是根號(hào)下1/512加1/512，在乘以外面那個(gè)512，那這個(gè)時(shí)候等一下為多少呢。 等一下為根號(hào)下的1024，然后我們?cè)倏碨BLS這邊LSB這邊呢，剛剛算的那個(gè)十倍是多少，貢獻(xiàn)的十倍是一嘛，對(duì)不對(duì)? 那它的權(quán)重也是一也是一，那一乘以一就是一，那這個(gè)時(shí)候就出現(xiàn)什么，大家會(huì)發(fā)現(xiàn)呢，就說MSB這邊的權(quán)，這這邊的適配雖然小，但是乘以它權(quán)重以后就顯得大。

這個(gè)為什么會(huì)這樣呢? 那就是因?yàn)槲覀冞@個(gè)權(quán)重是在二進(jìn)制變化，然后隨著權(quán)重的提升，我們的適配在什么什么，它只是在以這個(gè)以跟二這種倍數(shù)在在在改變它就說這兩個(gè)比例會(huì)不一樣，所以就說電容越大的話，它那個(gè)就是其實(shí)相對(duì)精度，它是它是不夠的啊。

那這種理解是那種我認(rèn)為相對(duì)比較那種稍微直觀一點(diǎn)的啊，這種或者感性的理解啊，那真正的需要的還是要去從那個(gè)DL的那個(gè)表達(dá)式里面去看，那那個(gè)理解可能更更嚴(yán)謹(jǐn)一些。

問8a

在跑蒙特卡羅的時(shí)候，器件model選帶mc的，這種和tt,ss,ff有什么區(qū)別，跑蒙特卡羅的時(shí)候有一個(gè)prosess和mismatch，這個(gè)process和corner角有什么區(qū)別。 我仿真出來的3segma的偏差是典型值的么

還是最大值?

總體而言，有電荷泵的電路壽命確實(shí)也會(huì)受到影響，或多或少而已，但這種差別一般是30年和20年的差別。 對(duì)于一般的民用產(chǎn)品，一個(gè)手機(jī)用幾年而已，輪不到器失效。 如果對(duì)產(chǎn)品壽命要求極高，需要謹(jǐn)慎評(píng)估相關(guān)電路結(jié)構(gòu)。

A:?是，你說的對(duì)，上下各偏移0.5

秋冬季節(jié)很干燥，我們手觸摸到物品也會(huì)發(fā)生尖端放電，這瞬間的電壓也是很高的，我們只是手麻那么一下，只是因?yàn)榭偰芰刻土耍蛔阋灾滤馈?反而220V這種不高的電壓持續(xù)施加給人體，人會(huì)受不了。

總體而言，有電荷泵的電路壽命確實(shí)也會(huì)受到影響，或多或少而已，但這種差別一般是30年和20年的差別。 對(duì)于一般的民用產(chǎn)品，一個(gè)手機(jī)用幾年而已，輪不到器失效。 如果對(duì)產(chǎn)品壽命要求極高，需要謹(jǐn)慎評(píng)估相關(guān)電路結(jié)構(gòu)。

問8b

這個(gè)地方是不是不對(duì),應(yīng)該是-0.5LSB~2^(N)-0.5

上下各偏移0.5。

問9

差分采樣是否就能很好的抑制時(shí)鐘饋通對(duì)信號(hào)的影響?

時(shí)鐘饋通說的是寄生電容的分壓，溝道電荷是MOS開啟時(shí)候溝道內(nèi)的載流子在MOS關(guān)斷以后的再分配，一般是S和D各自分一點(diǎn)，具體怎么分還得看CLK的下降沿速度。

process就是同一個(gè)器件性能呈現(xiàn)出的概率分布，mismatch就是不同位置的同類型器件之間差異的分布。

小電容，電路帶寬高，高頻更容易通過。

差分減弱大部分，不能完全消除時(shí)鐘饋通和溝道電荷的影響。 因?yàn)樽屑?xì)分析你會(huì)發(fā)現(xiàn)這2個(gè)效應(yīng)和信號(hào)大小相關(guān)，而全差分信號(hào)在同一時(shí)刻信號(hào)大小是不一樣的。

如果簡單的全差分就能完全消除時(shí)鐘饋通和溝道電荷，那上級(jí)版采樣就不存在精度不高的問題了。

對(duì)于10bit以下的高速ADC來說，似乎全差分設(shè)計(jì)，就差不多夠用。

下極板采樣配合全差分才能真正做到高精度采樣

7~8bit,這么說可能也不太準(zhǔn)確，還是要看具體設(shè)計(jì)

我們?cè)赟MIC

14nm和28nm工藝下的10Bit，對(duì)比了上極板采樣和下極板采樣，測(cè)試結(jié)果顯示速度能跑到100MHz+，ENOB在9.7Bit附近，和采樣技術(shù)沒啥關(guān)系。 主要瓶頸其實(shí)是在Latch比較器噪聲。