隨著數字化生活的到來，數據采集系統在日常生活中的應用越來越顯著。模擬信號和數字信號之間的轉換已成為計算機控制系統中不可缺少的環節。較傳統數據采集系統以可編程邏輯器件實現的數據采集系統具有時鐘頻率高、內部延時小、速度快、效率高、組成形式靈活等特點。

數據采集系統具有極強的通用性，可廣泛應用于軍事、工業生產、科學研究和日常生活中。隨著計算機的普及數據采集系統在日常生活中的應用越來越顯著。由于基于DSP芯片的高速電子器件成本和制作工藝以及高密集的技術含量，使得高速數據采集卡的價格昂貴。而復雜可編程邏輯器件（CPLD）能夠將大量的邏輯功能集成于一個單片集成電路中，以其時鐘頻率高、內部延時小、速度快、效率高、組成形式靈活等特點在高速數據采集方面有著單片機和DSP無法比擬的優勢。

本文為大家介紹CPLD控制ADC0809實現多路數據采集。

系統的構架及工作原理

采用一片CPLD作為邏輯控制單元。CPLD負責采用通道的巡回、工作時鐘的產生和ADC0809的數據采集。A/D轉換器采用的是ADC0809，ADC0809是CMOS單片型逐次逼近式A/D轉換器，它具有轉換速度快、分辨率高、功耗低以及價格便宜等優點，被廣泛地應用與微電腦的接口設計上。它有8個模擬量輸入通道IN［0..7］，芯片內由一個8路模擬開關、一個地址鎖存與譯碼器、一個A/D轉換器和一個三態輸出鎖存器組成。

ADC0809通過ALE，START，EOC，OE，Da-ta［0..7］，ADDA，ADDB，ADDC，CLK信號與CPLD相連。如圖1所示。

其中：ALE：為地址鎖存允許輸入線，高電平有效。當ALE為高電平時，地址鎖存與譯碼器ADDA、ADDB、ADDC三條地址線的地址信號進行鎖存，經譯碼后被選中的通道模擬量進轉換器進行轉換。ADDA、ADDB和ADDB為地址輸入線，用于選通IN0-IN7上的一路模擬輸入量。

START：啟動A/D轉換控制引腳，電平下降沿有效。Data［0..7］：AD轉換數據輸出。

OE：數據輸出使能控制端，高電平有效有效時，數據輸出三態門被打開，轉換好的數據量被送到Data［0..7］引腳上；無效時，Data［0..7］腳懸空。

CLK：ADC工作時鐘輸入引腳，時鐘頻率范圍10KHz~1280KHz，本系統設置為500KHz。

EOC：ADC轉換結束狀態信號，低電平指示正在轉換，持續時間為A/D結束時間，有低電平轉換為高電平時指示轉換結束。此信號供CPLD查詢。

系統的模塊設計

ADC0809采樣控制模塊

ADC0809采樣控制采用摩爾狀態機控制進行模/數轉換，根據圖2所示的AD的工作時序圖，將采樣控制過程分成7個狀態：

初始化狀態：ADC0809采樣控制信號初始化，各個采樣控制狀態信號置零。

地址鎖存狀態：有ALE的上升沿將ADC0809的8路采樣輸入通道的地址所入ADC0809地址鎖車器中。

啟動8位轉換器：將ADC0809的啟動信號START開啟。

等待轉換：檢測轉換結束狀態信號EOC信號。

輸出有效狀態：允許8位的并行數據輸出。

輸出鎖存數據：開啟數據鎖存信號LOCK。這樣就可以用另一個進程來檢測鎖存信號LOCK，在它的上升沿來時，將轉換好的數據鎖存并存儲。

返回初始狀態

時鐘發生模塊

本系統所用的是一個20MHz的晶振，因為ADC0809的工作頻率是500KHz，另外，在切換采用通道時需要一個40KHz掃描地址信號。因此，需要將20MHz信號分頻，產生500KHz和40KHz信號。

采樣通道的控制

在AD采樣控制模塊中，用一個進程來檢測時鐘頻率為40KHz的時鐘信號，在該時鐘周期內必須保證一次采樣的完成。當該信號的上升沿到了時，切換采樣通道，依次的對八個通道進行巡回掃描。

CPLD軟件設計

CPLD程序編寫在QUARTUS8.0軟件環境下用VHDL編寫，主要有分頻模塊和用摩爾狀態機控制ADC0809模塊。仿真用QUARTUS8.0自帶的仿真工具，仿真結果如圖3、4所示：

從仿真結果可以看出符合我們的設計要求。